摘要 |
Es wird eine Architektur für einen integrierten Schaltkreischip zur Verfügung gestellt, die ein effizientes Testen von mehreren in der Architektur des integrierten Chips enthaltenen Kernen und ein Speichern von entsprechenden Diagnosedaten, welche eine Angabe der fehlerverursachenden Testdaten und die entsprechenden Testanalysedaten beinhalten, erlaubt. Ausführungsformen werden bereitgestellt, welche es ermöglichen, dass die Testzeit und die Anzahl von benötigten Eingabe-/Ausgabe-Testpins nahezu unabhängig von der Anzahl der in dem Mehrkern-Chip beinhalteten Kerne ist. Die präsentierten Ausführungsformen stellen eine Architektur eines Mehrkern-Chips bereit, welche es erlaubt, Eingabedaten parallel an die mehreren Kerne zu liefern, um die mehreren Kerne gleichzeitig zu testen und die resultierenden mehreren Testausgaben auf dem Chip zu analysieren. Als ein Ergebnis dieser Analyse können manche Ausführungsformen auf dem Chip eine Angabe für solche Kerne, die den Test nicht erfolgreich bestanden haben, zusammen mit diesbezüglichen Diagnosedaten speichern.
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