锁存动态逻辑结构

摘要

本发明公开了一种锁存动态逻辑结构，包括静态逻辑接口(102)，动态逻辑门(104)，以及静态锁存器(106)。静态逻辑接口接收数据信号，选择信号，和时钟信号，并产生第一中间信号，从而当选择信号为激活时，对于在时钟信号转换之后的一个时间段，第一中间信号依赖于数据信号。在时钟信号转换之后，根据第一中间信号，该动态逻辑门将动态节点放电。该静态锁存器产生一个输出信号，该输出信号在时钟信号转换之后，呈现为两个逻辑电平中的一个，并在动态节点放电的情况下呈现为另一个逻辑电平。描述了锁存动态逻辑结构的扫描测试启动版本，作为包括该锁存动态逻辑结构的集成电路。

主权项

1.一种锁存动态逻辑结构，包括：静态逻辑接口(102)，包括n个逻辑块，其中n＞1，并且其中n个逻辑块中的每一个被耦合用来接收n个数据信号之一、n个选择信号中相应的一个选择信号、以及时钟信号(CLK)，并被配置用来产生n个第一中间信号之一，使得在接收到的所述n个选择信号中相应的一个选择信号激活的情况下，在时钟信号转换之后的一个时间段中，所产生的n个第一中间信号之一依赖于所述接收到的n个数据信号之一；动态逻辑门(104)，被耦合用来接收n个第一中间信号，并被配置用来在时钟信号转换之后根据n个第一中间信号对动态节点放电；以及静态锁存器(106)，被耦合用来接收时钟信号并耦合至动态逻辑门的动态节点，并被配置用来产生一个输出信号，使得在所述时钟信号转换之后该输出信号呈现为两个逻辑电平中的一个，而在动态节点被放电的情况下呈现为另一个逻辑电平。