| 主权项 |
1.一种将复数个测试存取埠(TAP)控制器耦合至一单 一外部介面之方法,其包括:将各个该等复数个TAP 控制器中的一第一位元重置为一已知状态;至少部 分基于各个该等复数个TAP控制器中的该第一位元 之该状态来产生一第一信号;至少部分基于该第一 信号选取该等复数个TAP控制器中的一控制器;将一 外部输入端子耦合至该等复数个TAP控制器中该选 取的控制器的一输入端子;以及将该等复数个TAP控 制器中该选取的控制器的一输出端子耦合至一外 部输出端子。 2.如申请专利范围第1项之方法,其中该TAP控制器包 含一有限状态机以及复数个暂存器。 3.如申请专利范围第2项之方法,其进一步包括将该 等复数个TAP控制器中该选取的一控制器中的该第 一位元触发;并重复步骤(b)至(e)。 4.如申请专利范围第3项之方法,其进一步包括向各 个该等复数个TAP控制器提供一时脉信号、一测试 模式选取信号以及一测试重置信号。 5.如申请专利范围第3项之方法,其中该等复数个TAP 控制器系置放于一单一积体电路上。 6.如申请专利范围第5项之方法,其中该第一信号系 产生于该单一积体电路内。 7.如申请专利范围第6项之方法,其进一步包括从该 单一积体电路之外的一来源接收一时脉信号。 8.一种积体电路,其包括:复数个功能性区块,各功 能性区块具有一与其耦合的测试存取埠(TAP)控制 器;各TAP控制器包括一第一暂存器位元,各第一暂 存器位元适于回应一重置信号而产生一已知输出 状态,各第一暂存器位元进一步适于回应一暂存器 写入操作而触发;以及选路逻辑,其适于至少部分 基于该等复数个第一暂存器位元之该状态而选择 性地在一外部输入信号来源与该等TAP控制器中一 选取的控制器之一输入端子之间提供一通信路径 。 9.如申请专利范围第8项之积体电路,其中该选路逻 辑系进一步适于至少部分基于该等复数个第一暂 时存器位元之该状态,选择性地在一外部输出端子 与该等TAP控制器中一选取的控制器之一输出端子 之间提供一通信路径。 10.如申请专利范围第8项之积体电路,其中至少一 TAP控制器进一步包括一第二暂存器位元;其中该选 路逻辑至少部分基于该等第一与第二暂存器位元 的该状态,进一步提供一第一TAP控制器的该输出作 为一第二TAP控制器的一输入。 11.如申请专利范围第9项之积体电路,其中该等选 择性提供的通信路径之间的一转换对一外部观察 者而言系透明。 12.一种积体电路(IC),其包括:复数个置放于该IC上 的TAP控制器,各个该等复数个TAP控制器均具有一适 于接收一资料输入信号的一第一输入端子以及一 适于提供一资料输出信号的一输出端子,各个该等 复数个TAP控制器进一步具有至少一切换位元;一可 接收一外部供应之输入信号的第一介面;一可发射 一内部产生之输出信号的第二介面;选路逻辑,其 适于至少部分基于该等复数个TAP控制器之该等切 换位元之该状态而选择性地在该等复数个TAP控制 器中一预先决定之控制器的该输入端子与该第一 介面之间提供一第一通信路径,以及在该输出端子 与该第二介面之间提供一第二通信路径。 13.如申请专利范围第12项之积体电路,其进一步包 括复数个分别耦合于各个该等复数个TAP控制器之 功能性区块。 14.如申请专利范围第13项之积体电路,其中各个该 等复数个TAP控制器具有一适于接收一时脉信号的 第二输入端子,一适于接收模式选取信号的第三输 入端子,以及一适于接收一重置信号的第四输入端 子;其中该等复数个第二输入端子共同耦合,该等 复数个第三输入端子共同耦合,以及该等复数个第 四输入端子共同耦合。 15.如申请专利范围第14项之积体电路,其进一步包 括一置放于该等复数个TAP控制器之一第一控制器 中的链位元。 图式简单说明: 图1系一SoC的高阶示意性方块图,该SoC包括一对IP核 心,各核心具有相关联TAP控制器/JTAG电路以及用于 在供测试存取的各对IP核心之间切换的逻辑与外 部连接。 图2系一SoC的高阶方块图,该SoC包括一对IP核心,各IP 核心具有一依据本发明之相关联切换暂存器,用于 内部产生一在用于测试存取的各对IP核心之间的 切换中所使用的信号的逻辑。 图3系一依据本发明之具有一对TAP控制器的SoC的高 阶示意性方块图,该图说明控制器之间的菊链资料 流。 图4系用于实施图3所说明之菊链资料流之逻辑以 及该基于模式信号的切换机制的示意图。 图5系一显示传统JTAG暂存器以及本发明之切换暂 存器与链暂存器的高阶示意性方块图。 图6系依据本发明之一说明性程序的流程图。 |
