| 主权项 |
1.一种在制作一电路际将一基材曝光所用之罩幕 设计的方法,其包含: 决定藉该罩幕所将制作之第一类图样之相对孤立 者,且根据所决定之相对孤立者,于该罩幕中将该 第一类图样孔穴尺寸化,其中该第一类图样孔穴对 应该第一类图样;以及 决定藉该罩幕所将制作之第二类图样的第一尺寸, 且根据所决定之第一尺寸,于该相同罩幕中,依不 同之数量和部分,将该第二类孔穴尺寸化,其中该 第二类图样孔穴对应该第二类图样。 2.如申请专利范围第1项之方法,其中相对孤立决定 步骤之诸结果,使得更多的孤立孔穴变大。 3.如申请专利范围第1项之方法,其中相对孤立系以 一第一临界値而决定,且更多之孔穴以第一方式尺 寸化,较少之孔穴则以第二方式尺寸化。 4.如申请专利范围第1项之方法,另包含:以正交该 第一尺寸之第二尺寸,延伸至少某些该第二类图样 孔穴尺寸之步骤。 5.如申请专利范围第1项之方法,其中该第一尺寸决 定步骤之诸结果,使得较小之孔穴变大。 6.如申请专利范围第1项之方法,其中该第一类图样 包含若干孔洞。 7.如申请专利范围第1项之方法,其中该第二类图样 包含若干狭缝。 8.如申请专利范围第1项之方法,其中该第一尺寸决 定步骤之诸结果,使得孔穴以正交该第一尺寸之第 二尺寸而尺寸化。 9.如申请专利范围第1项之方法,其中对应具备该较 小之第一尺寸之图样的孔穴在第二尺寸之增加系 大于具备该较大之第一尺寸者。 10.如申请专利范围第1项之方法,其中该第一尺寸 和一第二临界値相比较,且较大之孔穴以第三方式 尺寸化,较小者则以第四方式尺寸化。 11.如申请专利范围第1项之方法,其中一图样之第 一尺寸为该图样之长度。 12.如申请专利范围第1项之方法,其中该诸图样为 诸记忆单元之图样。 13.如申请专利范围第1项之方法,其中该罩幕为一 种半透式相移光罩。 14.如申请专利范围第1项之方法,系供制作一区域 内连线层之诸图样。 15.一种在制作一电路际将一基材曝光所用之罩幕, 其包含: 若干第一类图样孔穴,其大小取决于因而所将制作 之第一类图样之相对孤立者;以及 若干第二类图样孔穴,其大小取决于因而所将制作 之第二类图样之第一尺寸,且根据所将制作之图样 的第一尺寸之大小,以相对于所将制作之图样大小 的不同相对量和绝对量,将诸孔穴之该第二类尺寸 化。 16.如申请专利范围第15项之罩幕,其中对所将制作 之图样大小言,较孤立之孔穴系相对性地大于较不 孤立之孔穴。 17.如申请专利范围第15项之罩幕,其中第一类图样 孔穴为制作孔洞之孔穴。 18.如申请专利范围第15项之罩幕,其中第二类图样 孔穴为制作狭缝之孔穴。 19.如申请专利范围第15项之罩幕,其中第一尺寸之 大小决定和该第一尺寸正交之第二尺寸的大小。 20.如申请专利范围第15项之罩幕,其中在第一尺寸 将被决定为小之图样系大于在第二尺寸该等将被 在第一尺寸决定为大者的图样。 21.如申请专利范围第15项之罩幕,其中在第一尺寸 为较大或较小者乃取决于和一临界値之比较。 22.如申请专利范围第15项之罩幕,其中一图样之第 一尺寸为该图样之长度。 23.如申请专利范围第15项之罩幕,其中该诸图样为 诸记忆单元之图样。 24.如申请专利范围第15项之罩幕,其中该罩幕为一 种半透式相移光罩。 25.如申请专利范围第15项之罩幕,系为一种区域内 连线层罩幕。 26.一种在制作一电路际将一基材曝光所用之罩幕, 其中,该罩幕是如申请专利范围第1项之方法所设 计。 27.如申请专利范围第15项之罩幕,系以如申请专利 范围第1项之方法所设计。 28.一种制作一积体电路之方法,其包含步骤: 根据申请专利范围第1项之方法设计一种罩幕; 制作该经设计之罩幕;以及 利用该罩幕,于单一步骤中,使该第一类和第二类 二者图样曝光在该积体电路的至少一层或至少一 部分中。 29.一种制作积体电路之方法,其包含利用如申请专 利范围第15项所定义之罩幕,以于单一步骤中,将第 一类和第二类二者图样印在该积体电路之至少一 部分中。 30.一种积体电路,该积体电路之至少一部分系利用 如申请专利范围第15项所定义之罩幕而制作。 图式简单说明: 图1为利用一种第一罩幕于一SRAM之区域内连线层 光微影后经扫瞄电子显微镜的上视图。 图2为一种HP-PSM测试罩幕之示意图。 图3为图3之一种LIL测试矩阵的较详细视图。 图4为发展本发明时所推出之各种罩幕雏形中所用 之孔洞和狭缝的尺寸列表。 图5为利用该第一罩幕于一SRAM之一控制器部分的 区域内连线层光微影后经扫瞄电子显微镜的上视 图。 图6为常出见之边袍弱点形状的示意图。 图7显示利用不同组准则所制作之一种第二罩幕所 制得孔洞大小结果的图式。 图8显示利用该第二罩幕所制得狭缝宽度结果的图 式。 图9显示利用该第二罩幕所制得定狭缝长度结果的 图式。 图10显示在孔洞为相对孤立者时以该第二罩幕所 制得孔洞结果的图式。 图11显示利用该第二罩幕所制得短狭缝结果的图 式。 图12为利用该第二罩幕于一SRAM之一控制器部分的 区域内连线层光微影后经扫瞄电子显微镜的上视 图。 图13为利用该第二罩幕所制得孔洞尺寸相对于最 靠近图样的图式。 图14和15为说明一孤立孔洞定义之决定的示意图。 图16为利用一种第三罩幕所制得孔洞结果相较于 该第二罩幕所得结果的比较图。 图17为利用该第三罩幕所制得短狭缝结果相较于 该第二罩幕所得结果的比较图。 图18为利用本发明所发展之一种罩幕于一SRAM之区 域内连线层光微影后经扫瞄电子显微镜的上视图 。 图19为图1之SRAM经某些进一步制程后的倾斜视图。 图20为根据本发明来处理孔洞和狭缝之尺寸的流 程图。 |
