| 主权项 |
1.一种叠接电路,叠接2个电场效果型晶体管(以下, 称为「FET」), 其特征在于包括: 第1FET,使源极接地; 第2FET,使源极连接于前述第1FET的汲极; 肖特基能障二极体,使阳极连接于前述第1FET的源 极、并使阴极连接于前述第2FET的闸极。 2.一种叠接电路,叠接n(3以上的正整数)个FET, 其特征在于包括: 第1FET,使源极接地; 第mFET,m为2至n的正整数,并使源极连接于前述第m-1 FET的汲极; 第m-1肖特基能障二极体,使阳极连接于前述第1FET 的源极、并使阴极连接于前述第mFET的闸极。 3.如申请专利范围第1项所述之叠接电路,其中前述 肖特基能障二极体系具有肖特基接合于能动层上 之阳极电极、及欧姆接合于前述能动层上之阴极 电极。 4.如申请专利范围第3项所述之叠接电路,其中在前 述阳极电极及前述阴极电极之间,使前述能动层的 宽幅变窄。 5.如申请专利范围第1项所述之叠接电路,其中前述 肖特基能障二极体系具有肖特基接合于能动层上 之阳极电极、及肖特基接合于前述能动层上之阴 极电极。 6.如申请专利范围第3项所述之叠接电路,其中前述 阳极电极系至少具有一部份由较构成第1FET及第2 FET之源极.汲极电极的物质之电阻値更高的物质所 构成之膜。 7.如申请专利范围第3项所述之叠接电路,其中前述 阳极电极系在与前述第1FET及前述第2FET之闸极相 同工程中,在形成肖特基接合于前述能动层的高电 阻金属膜、及在前述高电阻金属膜上之较前述高 电阻金属膜更低电阻的低电阻金属膜后,藉由除去 全部或一部份的前述低电阻金属膜而形成。 8.如申请专利范围第1项所述之叠接电路,其中更进 一步具有连接在前述第2FET的汲极与前述第2FET的 闸极之间的第1电阻、及连接在前述第1FET的源极 与前述第2FET的闸极之间,并与前述肖特基能障二 极体并联的第2电阻,而前述第1电阻及前述第2电阻 系藉由除去被形成于通道之包含较前述通道更高 澧度的不纯物之高浓度掺杂半导体层的一部份而 形成。 图式简单说明: 第1图系为显示关于本发明之实施形态1的叠接电 路之电路图。 第2图系为显示关于本发明之实施形态1的叠接电 路之肖特基能障二极体的剖面图。 第3图系为显示关于本发明之实施形态1的叠接电 路之肖特基能障二极体的平面图。 第4图系为显示关于本发明之实施形态2的叠接电 路之电路图。 第5图系为显示关于本发明之实施形态2的叠接电 路之肖特基能障二极体的平面图。 第6图系为显示关于本发明之实施形态3的叠接电 路之肖特基能障二极体的剖面图。 第7图系为显示关于本发明之实施形态3的叠接电 路之肖特基能障二极体的平面图。 第8图系为显示关于本发明之实施形态4的叠接电 路之肖特基能障二极体的剖面图。 第9图系为显示关于本发明之实施形态5的叠接电 路之肖特基能障二极体的剖面图。 第10图系为显示关于本发明之实施形态6的叠接电 路之电阻的立体图。 第11图系为显示习知之叠接电路的电路图。 第12图系为显示MIM构造的剖面图。 第13图系为显示MIM构造的平面图。 第14图系为显示外延电阻的立体图。 |
