| 主权项 |
1.一种叠层型半导体封装,具有一个或多个半导体 元件于其中,具有: 一个具有电路图形的印刷电路板(PCB); 一个第一半导体记忆体元件(第一元件)叠层在PCB 上并电性连接到PCB的电路图形; 一个导电架具有第一端和第二端,其中第一端电性 连接到PCB的电路图形; 一个第二半导体记忆体元件(第二元件)叠层在导 电架上第一元件的上方并电性连接导电架的第二 端, 其中第二元件经由导电架电性连接到PCB的电路图 形和第一元件; 其中第二元件经由导电架接到PCB的电路图形和第 一元件; 其中导电架是具有多个长形接脚的脚架,每个长形 接脚的一端具有球凸块而另一端为接脚部份; 其中球凸块具有第二端对应第二元件的锡球排列 成预定图形;而且 其中的接脚部份更具有电性连接到PCB的电路图形 的第一端。 2.如申请专利范围第1项的叠层型半导体封装,其中 第一和第二元件是具有多个锡球在下表面的球栅 阵列型叠层封装(BGA封装)。 3.如申请专利范围第1项的叠层型半导体封装,其中 第一元件是薄-小-外形-封装(TSOP)型半导体封装,具 有多个TSOP接脚电性连接PCB的电路图形,而第二元 件是球栅阵列型叠层封装(BGA封装)具有多个锡球 在下表面。 4.如申请专利范围第2项的叠层型半导体封装,其中 PCB更具有: 对应导电架第一端的脚垫并电性连接第二元件和 PCB的电路图形以及第一元件; 对应第一元件锡球的球凸块并电性连接第一元件 和PCB的电路图形;和 多个PCB的锡球电性连接PCB和外部元件。 5.如申请专利范围第4项的叠层型半导体封装,其中 每个PCB的脚垫具有导电凸块。 6.如申请专利范围第4项的叠层型半导体封装,其中 PCB的电路图形是由含有铜(Cu)的导电材料所构成。 7.如申请专利范围第4项的叠层型半导体封装,其中 导电架是由含有铜(Cu)或包含镍(Ni)和铁(Fe)的合金 之导电材料所构成。 8.如申请专利范围第4项的叠层半导体封装,其中第 一和第二元件的多个锡球和PCB的多个锡球是由含 有锡(Sn)以及铅(Pb)、银(Ag)、铟(In)、铋(Bi)、金(Au) 、锌(Zn)和铜(Cu)选择性组合的导电材料所构成。 9.如申请专利范围第5项的叠层型半导体封装,其中 导电凸块是由含有金(Au)或镍(Ni)的导电材料构成 而高度范围在1m到100m之间。 10.如申请专利范围第7项的叠层型半导体封装,其 中导电架被覆有导电材料以增加和PCB以及第一或 第二元件之间的电性连接,其中被覆的导电材料含 有锡(Sn)以及从铅(Pb)、银(Ag)、铟(In)、铋(Bi)、金( Au)、锌(Zn)、铜(Cu)、钯(Pd)和镍(Ni)的群中所选择的 组合。 11.如申请专利范围第7项的叠层型半导体封装,其 中含有镍(Ni)和铁(Fe)的合金,其镍(Ni)和铁(Fe)为42:58 之重量百分比。 12.如申请专利范围第8项的叠层型半导体封装,其 中第一和第二元件的锡球尺寸和PCB的锡球尺寸范 围在100m和1m之间。 13.一种叠层型半导体封装,具有一个或多个半导体 元件于其中,具有: 一个具有电路图形的印刷电路板(PCB); 一个第一半导体记忆体元件(第一元件)叠层在PCB 上并电性连接到PCB的电路图形; 一个导电架,具有第一端和第二端,其中第一端电 性连接到PCB的电路图形; 一个第二半导体记忆体元件(第二元件),叠层在导 电架上第一元件的上方并电性连接导电架的第二 端, 其中第二元件经由导电架电性连接到PCB的电路图 形和第一元件, 其中导电架为自动卷带封装(TAB)的卷带, 其中第一端形成在TAB卷带的两端,并电性连接PCB电 路图形;且 其中第二端复形成在TAB卷带的中间部分,排列成预 订图形,并电性连接第二元件。 14.如申请专利范围第13项的叠层型半导体封装,其 中PCB更具有: 用以接受导电架第一端的第一脚垫,电性连接第二 元件至PCB电路图形以及第一元件;和 用以接受第一元件之TSOP端的第二脚垫,电性连接 第一元件至PCB电路图形;以及 多个PCB锡球,电性连接PCB至外部元件。 15.如申请专利范围第13项的叠层型半导体封装,其 中第一和第二元件是具有多个锡球在下表面的球 栅阵列型叠层封装(BGA封装)。 16.如申请专利范围第13项的叠层型半导体封装,其 中第一元件是薄-小-外形-封装(TSOP)型半导体封装, 具有多个TSOP接脚电性连接PCB的电路图形,而第二 元件是球栅阵列型叠层封装(BGA封装)具有多个锡 球在下表面。 17.如申请专利范围第14项的叠层型半导体封装,其 中每个PCB脚垫具有导电凸块。 18.如申请专利范围第14项的叠层型半导体封装,其 中PCB的电路图形是由含有铜(Cu)的导电材料构成。 19.如申请专利范围第14项的叠层型半导体封装,其 中导电架是由含有铜(Cu)或包含镍(Ni)和铁(Fe)的合 金之导电材料所构成。 20.如申请专利范围第14项的叠层型半导体封装,其 中第一和第二元件的多个锡球和PCB的多个锡球是 由含有锡(Sn)以及从铅(Pb)、银(Ag)、铟(In)、铋(Bi) 、金(Au)、锌(Zn)和铜(Cu)的群中所选择的组合所构 成。 21.如申请专利范围第15项的叠层型半导体封装,其 中PCB具有: 用以接受导电架第一端的脚垫,电性连接第二元件 至PCB的电路图形以及第一元件;和 用以接受第一元件锡球的球凸块,电性连接第一元 件至PCB的电路图形;以及 多个锡球,电性连接PCB至外部元件。 22.如申请专利范围第16项的叠层型半导体封装,其 中PCB具有: 用以接受导电架第一端的第一脚垫,电性连接第二 元件至PCB的电路图形以及第一元件;和 用以接受第一元件锡球的球凸块,电性连接第一元 件至PCB的电路图形;以及 多个锡球,电性连接PCB至外部元件。 23.如申请专利范围第17项的叠层型半导体封装,其 中导电凸块是由含有Au或Ni的导电材料所构成,而 高度范围为1m到100m之间。 24.如申请专利范围第19项的叠层型半导体封装,其 中导电架被覆有导电材料以增加PCB和第一或第二 元件之间的电性连接,被覆的导电材料含有锡(Sn) 以及从铅(Pb)、银(Ag)、铟(In)、铋(Bi)、金(Au)、锌( Zn)、铜(Cu)、钯(Pd)和镍(Ni)的群中所选择的组合。 25.如申请专利范围第19项的叠层型半导体封装,其 中含有镍(Ni)和铁(Fe)的合金,其镍(Ni)和铁(Fe)为42:58 之重量百分比。 26.如申请专利范围第21项的叠层型半导体封装,其 中TAB卷带的第一端利用热压制程或超音波压合制 程电性连接到PCB脚垫。 27.如申请专利范围第22项的叠层型半导体封装,其 中TAB卷带的第一端利用热压制程或超音波压合制 程电性连接到PCB脚垫。 28.如申请专利范围第26项的叠层型半导体封装,其 中TAB卷带的中间部份具有热塑性树脂、黏着玻璃 或黏着胶带黏着在表面。 29.如申请专利范围第27项的叠层型半导体封装,其 中TAB卷带的中间部份具有热塑性树脂、黏着玻璃 或黏着胶带黏着在表面。 图式简单说明: 第1图是传统CSP型半导体封装的横截面图。 第2图是另一型传统CSP型半导体封装的横截面图。 第3图是传统TSOP型叠层封装的侧视图。 第4图是根据本发明实施例的印刷电路板平面图。 第5图A是根据本发明实施例的脚架平面图。 第5图B是根据本发明实施例脚架的侧视图。 第6图A-C是根据本发明实施例叠层型半导体封装的 制造流程。 第7图是根据本发明另一实施例的叠层型半导体封 装。 第8图是传统自动封装卷带示意图。 |
