| 发明名称 | 用于在形成通至导电部件的触点时减少电介质过蚀刻的方法 | ||
| 摘要 | 在本发明的第一优选实施例中，将导电部件(44)形成在第一介电蚀刻停止层(40)上，且将第二介电材料(48)沉积在所述导电部件上方及之间。在所述第一与第二电介质之间具有选择性的通至所述导电部件的通路蚀刻将停止在所述介电蚀刻停止层上，从而限制过蚀刻。在第二实施例中，以减去图案及蚀刻工艺形成多个导电部件(64)，用介电填充剂(68)对其进行填充，且然后形成共同暴露导电部件及介电填充剂的表面。将介电蚀刻停止层(72)沉积在所述表面上，然后第三电介质(74)覆盖所述电介质蚀刻停止层。当穿过所述第三电介质蚀刻触点(76)时，所述选择性蚀刻会停止在所述电介质蚀刻停止层上。第二蚀刻可形成通至所述导电部件的触点。 | ||
| 申请公布号 | CN101189714A | 申请公布日期 | 2008.05.28 |
| 申请号 | CN200680015585.8 | 申请日期 | 2006.03.21 |
| 申请人 | 桑迪士克3D公司 | 发明人 | 克里斯托弗·J·佩蒂 |
| 分类号 | H01L21/768(2006.01);H01L27/102(2006.01) | 主分类号 | H01L21/768(2006.01) |
| 代理机构 | 北京律盟知识产权代理有限责任公司 | 代理人 | 刘国伟 |
| 主权项 | 1.一种用于减少电介质过蚀刻的方法，所述方法包括：沉积导电或半导体材料层或堆叠；图案化并蚀刻所述导电或半导体材料层或堆叠以形成多个导电或半导体部件；在大体平坦的表面上直接沉积第一介电材料层；在所述导电或半导体部件上方沉积第二介电材料，其中所述第一介电层位于所述导电或半导体部件的上方或下方；在所述第二介电材料中蚀刻空穴，其中所述蚀刻在所述第一与所述第二介电材料之间具有选择性且所述蚀刻停止在所述第一材料上；及暴露所述导电或半导体部件的一部分。 | ||
| 地址 | 美国加利福尼亚州 | ||