| 主权项 |
1.一种快闪记忆体,包括: 一快闪记忆体阵列;以及 一介面电路,耦接至该快闪记忆体阵列,该介面电 路含有多数的接脚,并且可被选择性地遵行一单一 位元串列通讯协定或是一多位元串列通讯协定, 其中,该些接脚的一第一接脚可以设定来做单一位 元串列传输,以遵行该单一位元串列通讯协定;以 及 其中,该些接脚之该第一接脚与一第二接脚可以设 定来做多位元串列传输,以遵行多位元串列通讯协 定。 2.如申请专利范围第1项所述之快闪记忆体,其中该 单一位元串列通讯协定是在积体电路之间之通讯 协定。 3.如申请专利范围第1项所述之快闪记忆体,该单一 位元串列通讯协定是串列周边介面通讯协定。 4.如申请专利范围第1项所述之快闪记忆体,其中该 多位元串列通讯协定系指定2个位元之同时传输。 5.如申请专利范围第1项所述之快闪记忆体,其中: 该些接脚之一第三接脚与一第四接脚可以设定来 做多位元串列传输,以遵行多位元串列通讯协定; 以及 该多位元串列通讯协定系指定4个位元之同时传输 。 6.如申请专利范围第1项所述之快闪记忆体,其中该 第一接脚与该第二接脚是输入/输出接脚。 7.如申请专利范围第1项所述之快闪记忆体,其中: 该第一接脚是一资料输出接脚;以及 该第二接脚是一输入/输出接脚。 8.如申请专利范围第7项所述之快闪记忆体,其中: 在一"快速读取"指令之一输出序列期间,该第一接 脚可以设定为一资料输出接脚,以遵行单一位元串 列通讯协定; 在一个“快速读取双倍输出"指令之一输出序列期 间,该第一接脚与该第二接脚可以设定为资料输出 接脚,去遵行多位元串列通讯协定;以及 在“快速读取"指令与“快速读取双倍输出"指令 之分别的输入序列间,该第二接脚可以设定为一资 料输入接脚,去遵行单一位元串列通讯协定。 9.如申请专利范围第1项所述之快闪记忆体,其中: 该第一接脚是一输入/输出接脚;以及 该第二接脚是一资料输入接脚。 10.一种快闪记忆体,包括: 一快闪记忆体阵列;以及 一介面电路,耦接至快闪记忆体阵列,而该介面电 路含有一个时脉接脚、一个晶片选择接脚与一第 一、第二、第三及第四接脚,并且可以选择性地遵 行一串列周边介面通讯协定或是一4位元序列通讯 协定, 其中该第一接脚可以设定为一资料输出接脚,并且 该第二接脚可以设定为一资料输入接脚来做单一 位元序列传输,以遵行该串列周边介面通讯协定; 并且 其中该第一、第二、第三及第四接脚更设定为输 入/输出接脚,以进行该4位元序列传输来遵行该4位 元序列通讯协定。 11.如申请专利范围第10项所述之快闪记忆体,其中: 该第三接脚可以更设定为一编写保护接脚,以遵行 该串列周边介面通讯协定;并且 该第四接脚可以更设定为一保持接脚,以遵行该串 列周边介面通讯协定。 12.一种快闪记忆体,包括: 一快闪记忆体阵列;以及 一介面电路,耦接至快闪记忆体阵列,该介面电路 含有多数的接脚,并且上述接脚被选择性地去遵行 一单一位元序列通讯协定或是一多位元序列通讯 协定, 其中该些接脚之一第一接脚可选择性地设定为一 资料输入接脚,以遵行该单一位元序列通讯协定, 并且设定为一资料输入/输出接脚,以遵行该多位 元序列通讯协定;以及 其中该些接脚之一第二接脚选择性地设定为一资 料输出接脚,以遵行该单一位元序列通讯协定,并 且设定为一资料输入/输出接脚,以遵行该多位元 序列通讯协定。 13.如申请专利范围第12项所述之快闪记忆体,其中 该单一位元序列通讯协定是串列周边介面。 14.如申请专利范围第12项所述之快闪记忆体,其中 该多位元序列通讯协定系指定2个位元之同时传输 。 15.如申请专利范围第12项所述之快闪记忆体,其中: 该些接脚之一第三接脚与一第四接脚是资料输入/ 输出接脚,以遵行多位元序列通讯协定;以及 该多位元序列通讯协定系指定4个位元之同时传输 。 16.一种快闪记忆体,包括: 一快闪记忆体阵列;以及 一介面电路,耦接至快闪记忆体阵列,该介面电路 包含多数的接脚,并且可以被选择性地遵行一单一 位元序列通讯协定或是一多位元序列通讯协定, 其中该些接脚之一第一接脚可以选择性地设定为 一资料输入接脚,以遵行该单一位元序列通讯协定 ,并且设定为一资料输入接脚,以遵行该多位元序 列通讯协定, 其中该些接脚之一第二接脚选择性地设定为一资 料输出接脚,以遵行该单一位元序列通讯协定,并 设定为一资料输出接脚,以遵行多位元序列通讯协 定;以及 其中该些接脚之一第三接脚是一资料输入/输出接 脚,以遵行该多位元序列通讯协定。 17.如申请专利范围第16项所述之快闪记忆体,其中 该单一位元序列通讯协定是串列周边介面。 18.如申请专利范围第16项所述之快闪记忆体,其中 该多位元序列通讯协定系指定2个位元之同时传输 。 19.如申请专利范围第16项所述之快闪记忆体,其中: 该些接脚之一第四接脚与一第五接脚是资料输入/ 输出接脚,以遵行该多位元序列通讯协定;以及 该多位元序列通讯协定系指定4个位元之同时传输 。 20.一种快闪记忆体,包括: 一快闪记忆体阵列;以及 一介面电路,耦接至快闪记忆体阵列,该介面电路 含有多数的接脚并且被选择性地遵行一单一位元 序列通讯协定或是一多位元序列通讯协定, 其中该些接脚之一第一接脚可选择性地设定为一 资料输入/输出接脚,以遵行该单一位元序列通讯 协定,并且设定为一资料输入/输出接脚,以遵行该 多位元序列通讯协定;以及 其中,该些接脚之一第二接脚是一资料输入/输出 接脚,以遵行该多位元序列通讯协定。 21.如申请专利范围第20项所述之快闪记忆体,其中 该单一位元序列通讯协定是在积体电路之间之通 讯协定。 22.如申请专利范围第20项所述之快闪记忆体,其中 该多位元序列通讯协定系指定2个位元之同时传输 。 23.如申请专利范围第20项所述之快闪记忆体,其中: 该些接脚之一第三接脚与一第四接脚是资料输入/ 输出接脚,以遵行该多位元序列通讯协定;以及 该多位元序列通讯协定系指定4个位元之同时传输 。 24.一种快闪记忆体,包括: 一记忆体阵列;以及 一介面电路,耦接至该记忆体阵列,该介面电路含 有多数的接脚,并且选择性地去遵行一单一位元序 列通讯协定或是一多位元序列通讯协定; 其中该些接脚之一第一接脚可选择性地设定来进 行单一位元序列资料输入,以遵行该单一位元序列 通讯协定; 其中,该些接脚之一第二接脚选择性地设定来进行 单一位元序列资料输出,以遵行该单一位元序列通 讯协定;以及 其中,该第一接脚与该第二接脚设定去进行多位元 序列输出,以遵行该多位元序列通讯协定。 25.一种已封装的快闪记忆体装置,包括: 一8个接点SOIC或MLP之封装体; 一快闪记忆体阵列,配置在该封装体内; 一介面电路,耦接至该快闪记忆体阵列,且配置在 该封装体内,而该介面电路选择性地遵行一串列周 边介面通讯协定或是一增强型串列周边介面通讯 协定;以及等于或小于4个的资料接点,一个时脉接 点,以及 一晶片选择接点,系耦接至该介面电路且镶嵌在该 封装体上,而该些接点中之一第一接点选择性地设 定为一个资料输入接点以遵行该串列周边介面通 讯协定,并且设定为一个资料输入/输出接点以遵 行该增强型串列周边介面通讯协定,而该些资料接 点中之一第二接点选择性地设定为一个资料输出 接点以遵行该串列周边介面通讯协定,并且设定为 一个资料输入/输出接点以遵行该增强型串列周边 介面通讯协定。 26.一种已封装的快闪记忆体装置,适于操作在一单 一位元序列通讯协定和一多位元序列通讯协定二 者其中之一之下,包括: 一8接点SOIC或MLP之封装体; 一第一与第二资料接点、一时脉接点、一晶片选 择接点,系镶嵌在该封装体上; 一快闪记忆体阵列,配置在封装体内;以及 一介面电路,配置在该封装体内,并耦接至快闪记 忆体阵列及该第一与该第二资料接点、该时脉接 点与该晶片选择接点,而该介面电路操作在一单一 位元序列通讯协定之下,以将该第一资料接点建立 为一资料输入接点,并将该第二资料接点建立为一 资料输出接点,且该介面电路操作在一多位元序列 通讯协定之下,以将第一与第二资料接点建立为一 资料输入/输出接点。 27.如申请专利范围第26项所述之已封装的快闪记 忆体装置,其更包括一编写保护接点与一保持接点 ,系耦接至该介面电路且镶嵌于该封装体上。 28.如申请专利范围第26项所述之已封装的快闪记 忆体装置,其更包括一第三与一第四资料接点,耦 接至该介面电路,而该介面电路被操作在该多位元 序列通讯协定之下,以将该第三与第四接点建立为 资料输入/输出接点。 29.一种已封装的快闪记忆体装置,操作在一单一位 元序列通讯协定或一多位元序列通讯协定之下,包 括: 一SOIC或MLP之封装体; 一快闪记忆体阵列,配置在该封装体内; 一介面电路,耦接至该快闪记忆体,并配置在封装 体内; 一时脉接点,耦接至该介面电路; 一晶片选择接点,耦接至该介面电路之;以及 一第一与一第二资料接点,耦接至该介面电路,其 中该介面电路操作在该单一位元序列通讯协定,以 将该第一资料接点建立为一资料输入接点,并将该 第二资料接点建立为一资料输出接点,且该介面电 路操作在该多位元序列通讯协定之下,以将该第一 与第二资料接点建立为一资料输出接点。 30.一种针对一耦接至控制器之快闪记忆体做初始 化之方法,其中该快闪记忆体选择性地遵行一单一 位元序列通讯协定或一多位元序列通讯协定,而该 初始化方法包括: 在该单一位元序列通讯协定之下操作该快闪记忆 体; 使用多位元序列通讯协定去侦测快闪记忆体之遵 行性;以及 切换该快闪记忆体操作在该多位元序列通讯协定 之下,以回应该侦测步骤。 31.一种从快闪记忆体执行程式码之方法,其中该快 闪记忆体选择性地遵行一单一位元序列通讯协定 或一多位元序列通讯协定,该方法包含: 从该快闪记忆体取得一指令之一多位元指令程式 段; 在一控制器内处理该多位元指令程式段,以对该指 令之解码进行初始化; 从该快闪记忆体而取得该指令之一附加多位元指 令程式段; 在该控制器内处理该附加多位元指令程式段,以继 续该指令之解码; 重复该附加的多位元指令程式段之取得的步骤与 该附加多位元指令程式段之处理的步骤,直到该指 令全部解码完毕;以及 执行被解码的指令。 32.一种从快闪记忆体执行程式码之方法,其中该快 闪记忆体选择性地遵行一单一位元序列通讯协定 或一多位元序列通讯协定,该方法包括: 从该快闪记忆体取得一指令之多位元指令程式段; 储存该多位元指令程式段在一控制器内; 从该快闪记忆体取得该指令之一附加多位元指令 程式段; 储存该附加的多位元指令程式段在该控制器内; 重复该附加的多位元指令程式段之取得的步骤与 该附加的多位元指令程式段之储存的步骤,直到该 指令全部组合完毕;以及 在该指令组合完毕后立即将其解码。 图式简单说明: 图1是一个不同的先前技艺之快闪记忆体封装之平 面图。 图2是不同的先前技艺之快闪记忆体封装之图示。 图3是一个关于串列快闪记忆体之先前技艺读取指 令之时脉图。 图4是使用一个高速随机存取记忆体介面及一个并 行快闪记忆体之特殊应用控制器之一个先前技艺 布置方块图。 图5是使用一个串列快闪记忆体与一个4个接脚SPI 介面作为串列程式码储存的特殊应用控制器的一 个先前技艺布置方块图。 图6是含有ESPI输出接脚(pinout)范例之一个快闪记忆 体封装之平面图。 图7是一个显示出2个范例的接脚分配之表格,一个 是对应于一个1或4位元串列快闪记忆体装置,另一 个是对应于一个1或2位元串列快闪记忆体装置。 图8是一个显示出4个范例的资料接脚分配之表格, 一个是对应于一个1或4位元串列快闪记忆体装置, 另外三个对应于一个1或3位元串列快闪记忆体装 置。 图9是一个说明使用图6之输出接脚之4M位元串列快 闪记忆体装置之方块图。 图10是一个状态暂存器的代表图示。 图11是一个ESPI读取指令之代表图示。 图12是一个读取方块指令之代表图示。 图13是一个在现存的方块指令内之一个读取页面 之代表图示。 图14是一个拥有另一个ESPI输出接脚范例之一个快 闪记忆体封装平面图。 图15是一个拥有另一个ESPI输出接脚范例之一个快 闪记忆体封装平面图。 图16是一个图表,其显示出一个适合图14之快闪记 忆体装置之接脚分配。 图17是一个图表,其显示出一个适合图14与图15之快 闪记忆体装置之指令设置。 图18是一个关于"快速读取"指令之指令序列图。 图19是一个关于"快速读取双重输出"指令之指令序 列图。 |
