| 主权项 |
1.一种位元线感测放大区块,用以放大位元线与互 补位元线间之电压差,其中该等位元线上在资料读 取操作中被施加记忆体胞元之资料,该位元线感测 放大区块包括: 第一电源供应部,用以于测试模式期间产生要施加 至该位元线之第一补偿测试电压; 第二电源供应部,用以于测试模式期间产生要施加 至该互补位元线之第二补偿测试电压; 第一电源供应开关,用以选择性地连接该第一电源 供应部至该位元线; 第二电源供应开关,用以选择性地连接该第二电源 供应部至该互补位元线;以及 位元线感测放大器,于测试模式期间用以放大该第 一与第二补偿测试电压之间的差异,藉以输出该放 大电压作为测量位元线感测放大器之补偿电压的 参考。 2.如申请专利范围第1项所述之位元线感测放大区 块,其中该位元线感测放大器系配置在记忆体胞元 阵列区块之边缘。 3.如申请专利范围第1项所述之位元线感测放大区 块,进一步包括: 第一电压转移开关,用以转移该第一补偿测试电压 至控制其它位元线感测放大器之位元线;以及 第二电压转移开关,用以转移该第二补偿测试电压 至一控制其它位元线感测放大器之互补位元线。 4.一种半导体记忆体装置,包括: 胞元阵列; 边缘位元线感测放大器,用以放大边缘胞元阵列之 资料或放大预定补偿测试电压之间的电压差,藉以 在测试模式期间输出该边缘胞元阵列之资料的放 大电压或该预定补偿测试电压之间的放大电压差, 作为测量边缘位元线感测放大器之补偿电压的参 考; 包含连接垫之电源供应部,该连接垫于测试模式期 间接收自该半导体记忆体装置之外部所供应之预 定补偿测试电压,以及施加该预定补偿测试电压至 该边缘位元线感测放大器。 5.如申请专利范围第4项所述之半导体记忆体装置, 其中该电源供应部包括: 第一电源供应部,用以供应该等预定补偿测试电压 之第一预定电压至该边缘位元线感测放大器之位 元线;以及 第二电源供应部,用以供应该等预定补偿测试电压 之第二预定电压至该边缘位元线感测放大器之互 补位元线。 6.如申请专利范围第5项所述之半导体记忆体装置, 进一步包括: 第一电源供应开关,用以连接该边缘位元线感测放 大器之位元线至该第一电源供应部;以及 第二电源供应开关,用以连接该边缘位元线感测放 大器之互补位元线至该第二电源供应部。 7.如申请专利范围第5项所述之半导体记忆体装置, 其中该第一电源供应部系用以接收该第一预定电 压之第一连接垫,以及该第二电源供应部系用以接 收该第二预定电压之第二连接垫。 8.如申请专利范围第6项所述之半导体记忆体装置, 进一步包括测试模式设定部,用以针对该感测放大 器之补偿电压测量模式输出测试模式致能信号。 9.如申请专利范围第6项所述之半导体记忆体装置, 进一步包括: X-解码器/放大器控制部,用以选择一胞元及控制该 边缘位元线感测放大器;以及 X-路径指示部,用以针对该X-解码器/放大器控制部 之操作产生参考信号。 10.如申请专利范围第9项所述之半导体记忆体装置 ,其中该X-路径指示部包括: X-解码器致能信号产生器,用以产生X-解码器致能 信号,以控制X解码器之启动时序; 区块控制信号产生器,用以产生区块控制信号,以 控制对应胞元阵列区块之启动时序;以及 位元线感测控制器,用以控制该第一及第二电源供 应开关之切换操作及该感测放大器之放大操作,使 得将一电压经由电源线供应至该边缘位元线感测 放大器。 11.如申请专利范围第10项所述之半导体记忆体装 置,其中该位元线感测控制器包括: 命令处理模组,用以针对该感测放大器接收主动/ 预充电命令,以产生感测放大器致能信号;以及 测试处理模组,用以在测试模式中不启动该命令处 理模组及产生致能一预定时间之区块强迫信号。 12.一种半导体记忆体装置,包括: 胞元阵列; 边缘位元线感测放大器,用以放大在复数个边缘胞 元阵列中之几个胞元行的资料,或者放大预定补偿 测试电压之间的差异,藉以输出第一放大电压作为 测量边缘位元线感测放大器之补偿电压的第一参 考; 半边缘位元线感测放大器,用以放大在该等边缘胞 元阵列中之其它胞元行的资料,或者放大预定补偿 测试电压之间的差异,藉以输出第二放大电压作为 测量半边缘位元线感测放大器之补偿电压的第二 参考; 包含连接塾之电源供应部,该连接垫于测试模式期 间接收自该半导体记忆体装置之外部所供应之预 定补偿测试电压,以及供应该预定补偿测试电压至 该边缘位元线感测放大器;以及 电压转移部,用以选择性地转移该预定补偿测试电 压至该半边缘位元线感测放大器。 13.如申请专利范围第12项所述之半导体记忆体装 置,其中该电源供应部包括: 第一电源供应部,用以供应该等预定补偿测试电压 之第一电压至该边缘位元线感测放大器之位元线; 以及 第二电源供应部,用以供应该等预定补偿测试电压 之第二电压至该边缘位元线感测放大器之互补位 元线。 14.如申请专利范围第13项所述之半导体记忆体装 置,进一步包括: 第一电源供应开关,用以连接该边缘位元线感测放 大器之位元线至该第一电源供应部;以及 第二电源供应开关,用以连接该边缘位元线感测放 大器之互补位元线至该第二电源供应部。 15.如申请专利范围第13项所述之半导体记忆体装 置,其中该第一电源供应部系用以接收该第一电压 之第一连接垫,以及该第二电源供应部系用以接收 该第二电压之第二连接垫。 16.如申请专利范围第12项所述之半导体记忆体装 置,其中该电压转移部包括: 第一电压转移开关,用以选择性地连接该半边缘位 元线感测放大器之位元线至该边缘位元线感测放 大器之位元线;以及 第二电压转移开关,用以选择性地连接该半边缘位 元线感测放大器之互补位元线至该边缘位元线感 测放大器之互补位元线。 17.如申请专利范围第14项所述之半导体记忆体装 置,进一步包括测试模式设定部,用以针对该边缘 位元线感测放大器之补偿电压测量模式输出测试 模式致能信号。 18.如申请专利范围第14项所述之半导体记忆体装 置,进一步包括: X-解码器/放大器控制部,用以选择胞元及控制该边 缘位元线感测放大器;以及 X-路径指示部,用以针对该X-解码器/放大器控制部 之操作产生参考信号。 19.如申请专利范围第18项所述之半导体记忆体装 置,其中该X-路径指示部包括: X-解码器致能信号产生器,用以产生X-解码器致能 信号,以控制X解码器之启动时序; 区块控制信号产生器,用以产生区块控制信号,以 控制对应胞元阵列区块之启动时序;以及 位元线感测控制器,用以控制该第一及第二电源供 应开关之切换操作及该边缘位元线感测放大器之 放大操作,使得将一电压经由电源线供应至该边缘 位元线感测放大器。 20.如申请专利范围第19项所述之半导体记忆体装 置,其中该位元线感测控制器包括: 命令处理模组,用以针对该边缘位元线感测放大器 接收主动/预充电命令,以产生感测放大器致能信 号;以及 测试处理模组,用以在测试模式中不启动该命令处 理模组及产生致能一预定时间之区块强迫信号。 图式简单说明: 第1图系描述一传统半导体记忆体装置之一位元线 感测放大器阵列及一胞元阵列的图式; 第2图系描述依据本发明之第一实施例的一具有一 边缘位元线感测放大器之半导体记忆体装置的电 路图; 第3图系描述依据本发明之第一实施例的半导体记 忆体装置之一位元线感测放大器阵列及一胞元阵 列的图式; 第4A图系描述依据本发明之第一实施例的半导体 记忆体装置之一边缘位元线感测放大控制器的电 路图; 第4B系描述依据本发明之第一实施例的半导体记 忆体装置之一区块控制信号产生器的电路图; 第4C图系描述依据本发明之第一实施例的半导体 记忆体装置之一X-解码器致能信号产生器的电路 图; 第4D图系描述依据本发明之第一实施例的半导体 记忆体装置之一位元线感测控制器的电路图; 第4E图系描述依据本发明之第一实施例的半导体 记忆体装置之一位元线感测控制器的电路图; 第5图系依据本发明之第一实施例的半导体记忆体 装置之一边缘位元线感测放大控制器的电路图; 第6图系描述依据本发明之第二实施例的一具有一 边缘位元线感测放大器及一半边缘位元线感测放 大器之半导体记忆体装置的电路图; 第7图系描述依据本发明之第二实施例的半导体记 忆体装置之一BLSA阵列及一胞元阵列的图式; 第8A系描述依据本发明之第二实施例的半导体记 忆体装置之一边缘位元线感测放大控制器的电路 图; 第8B图系描述依据本发明之第二实施例的半导体 记忆体装置之一半边缘位元线感测放大控制器的 电路图; 第9图系具有依据本发明之第一实施例的第4D图之 位元线感测控制器的半导体记忆体装置之信号时 序图; 第10图系具有依据本发明之第一实施例的第4E图之 位元线感测控制器的半导体记忆体装置之信号时 序图; 第11图系具有依据本发明之第二实施例的第4D图之 位元线感测控制器的半导体记忆体装置之信号时 序图;以及 第12图系具有依据本发明之第二实施例的第4E图之 位元线感测控制器的半导体记忆体装置之信号时 序图。 |
