| 主权项 |
1.一种自我触发之静电放电箝制电路,包括: 一静电侦测电路,用来侦测静电电压; 一自我触发之矽控整流器,耦接该静电侦测电路且 具有一自我触发电路以及一矽控整流器,该自我触 发电路是由该自我触发电路的第一端点在该矽控 整流器之一N井区域上的N+区域抽出一触发电流,再 由该自我触发电路的第二端点将该触发电流灌入 该矽控整流器的一P井区域上的P+区域,藉以降低该 矽控整流器的导通电压。 2.如申请专利范围第1项所述之自我触发之静电放 电箝制电路,其中该矽控整流器系形成于一P型基 底上,包括: 一N井区域,形成于该P型基底上; 一P井区域,形成于该P型基底上; 一第一P+区域,形成于部分该N井区域上,该第一P+区 域系电性连接至一第一电源供应电压; 一第一N+区域,形成于部分该N井部分区域上,该第 一N+区域系电性连接至该触发电路的第一端点; 一第二P+区域,形成于部分该P井区域上,且该第二P+ 区域系电性连接至该触发电路的第二端点;以及 一第二N+区域,形成于部分该P井区域上,且该第二N+ 区域系电性连接至一串接二极体的阳极或一第二 电源供应电压。 3.如申请专利范围第1项所述之自我触发之静电放 电箝制电路,其中该自我触发之静电放电箝制电路 是用来箝制一积体电路晶片之工作电压的范围,藉 以保护该积体电路晶片上的核心电路。 4.如申请专利范围第1项所述之自我触发之静电放 电箝制电路,更包括复数个串接二极体耦接该矽控 整流器以用来提升该静电放电箝制电路的保持电 压。 5.如申请专利范围第1项所述之自我触发之静电放 电箝制电路,其中该自我触发电路是为个别独立之 电路。 6.一自我触发之矽控整流器,包括: 一矽控整流器,其系形成于一P型基底上,包括: 一N井区域,形成于该P型基底上; 一P井区域,形成于该P型基底上; 一第一P+区域,形成于部分该N井区域上,该第一P+区 域系电性连接至一第一电源供应电压; 一第一N+区域,形成于部分该N井部分区域上,该第 一N+区域系电性连接至一触发电路的第一端点; 一第二P+区域,形成于部分该P井区域上,且该第二P+ 区域系电性连接至该触发电路的第二端点;以及 一第二N+区域,形成于部分该P井区域上,且该第二N+ 区域系电性连接至一串接二极体的阳极或一第二 电源供应电压;以及 一自我触发电路,该自我触发电路是由该自我触发 电路的第一端点在该矽控整流器之该N井区域上的 该N+区域抽出一触发电流,再由该自我触发电路的 第二端点将该触发电流灌入该矽控整流器的该P井 区域上的该P+区域,藉以降低该矽控整流器的导通 电压。 7.如申请专利范围第6项所述之自我触发之矽控整 流器,其中该自我触发电路是为个别独立之电路。 8.一矽控整流器,其系形成于一P型基底上,包括: 一N井区域,形成于该P型基底上; 一P井区域,形成于该P型基底上; 一第一P+区域,形成于部分该N井区域上,该第一P+区 域系电性连接至一第一电源供应电压; 一第一N+区域,形成于部分该N井部分区域上,该第 一N+区域系电性连接至一触发电路的第一端点; 一第二P+区域,形成于部分该P井区域上,且该第二P+ 区域系电性连接至该触发电路的第二端点;以及 一第二N+区域,形成于部分该P井区域上,且该第二N+ 区域系电性连接至一串接二极体的阳极或一第二 电源供应电压。 图式简单说明: 第1图系为一传统矽控整流器静电保护电路的剖面 图。 第2图系为一传统改良式横向结构矽控整流器静电 保护电路的剖面图。 第3图系为一低电压触发之矽控整流器静电保护电 路的剖面图。 第4图系为一具有双触发之矽控整流器静电保护电 路。 第5图系显示本发明较佳实施例之自我触发之静电 放电箝制电路的剖面图。 第6图系显示本发明较佳实施例之具有串接二极体 的自我触发之静电放电箝制电路的剖面图。 第7A图系为本发明之自我触发之静电放电箝制电 路的应用电路图。 第7B图系为第7A图之上视电路布局图。 第8A图系为本发明之另一型式之自我触发之静电 放电箝制电路的应用电路图。 第8B图系为第8A图之上视电路布局图。 |
