发明名称 |
半导体器件与CMOS集成电路器件 |
摘要 |
一种半导体器件包括在半导体衬底上形成的应力积聚绝缘膜,以覆盖栅电极和侧壁绝缘膜,该应力积聚绝缘膜在其中积聚应力,其中该应力积聚绝缘膜包括:覆盖栅电极和侧壁绝缘膜的沟道部分;以及在沟道部分之外延伸的外部分,该应力积聚绝缘膜在沟道部分中与在外部分中相比具有增大的厚度。 |
申请公布号 |
CN100386880C |
申请公布日期 |
2008.05.07 |
申请号 |
CN200410082010.0 |
申请日期 |
2004.12.29 |
申请人 |
富士通株式会社 |
发明人 |
后藤贤一 |
分类号 |
H01L27/08(2006.01);H01L27/092(2006.01) |
主分类号 |
H01L27/08(2006.01) |
代理机构 |
隆天国际知识产权代理有限公司 |
代理人 |
郑特强;经志强 |
主权项 |
1.一种半导体器件,包括:半导体衬底;栅电极,经由栅极绝缘膜,形成于所述半导体衬底内的沟道区域上;以及一对扩散区域,在所述栅电极的两个横侧处,形成于所述半导体衬底中,一对侧壁绝缘膜,形成于所述栅电极的两个侧壁表面上,应力积聚绝缘膜,形成于所述半导体衬底上,以覆盖所述栅电极和所述侧壁绝缘膜,所述应力积聚绝缘膜在其中积聚应力,所述应力积聚绝缘膜包括:覆盖所述栅电极和所述侧壁绝缘膜的沟道部分;以及在所述沟道部分之外延伸的外部分,与在所述外部分中相比,所述应力积聚绝缘膜在所述沟道部分中具有增大的厚度。 |
地址 |
日本神奈川县 |