| 发明名称 | 半导体器件及其制造方法 | ||
| 摘要 | 一种半导体器件及其制造方法，该半导体器件具有形成于第一导电类型的第一有源区上的第一MOS晶体管和形成于第二导电类型的第二有源区上的第二MOS晶体管，该第一MOS晶体管具有第一栅电极结构、第一源/漏区、形成于第一源/漏区中的凹部以及掩埋凹部并生长在凹部上的半导体掩埋区，用以将应力施加到第一栅电极结构之下的沟道；该第二MOS晶体管具有第二栅电极结构、第二源/漏区以及形成于未形成凹部的第二源/漏区上的半导体外延层，优选将应力施加到第二栅电极结构之下的沟道。在CMOS器件中，利用应力能够提高性能并能够简化制造工艺。 | ||
| 申请公布号 | CN101170112A | 申请公布日期 | 2008.04.30 |
| 申请号 | CN200710104207.3 | 申请日期 | 2007.05.23 |
| 申请人 | 富士通株式会社 | 发明人 | 大田裕之 |
| 分类号 | H01L27/092(2006.01);H01L29/78(2006.01);H01L21/8238(2006.01);H01L21/336(2006.01) | 主分类号 | H01L27/092(2006.01) |
| 代理机构 | 隆天国际知识产权代理有限公司 | 代理人 | 张龙哺 |
| 主权项 | 1.一种半导体器件，包括：半导体衬底，包括第一导电类型的第一有源区以及第二导电类型的第二有源区；第一MOS晶体管，包括：第一栅电极结构，形成于所述第一有源区上；第二导电类型的第一源/漏区，形成于所述第一栅电极结构两侧的所述第一有源区中；凹部，从所述第一源/漏区的表面挖掘而成；以及第二导电类型的半导体掩埋区，生长成掩埋所述凹部并将应力施加到所述第一栅电极结构之下的沟道；以及第二MOS晶体管，不包含凹部，但包括：第二栅电极结构，形成于所述第二有源区上；第一导电类型的第二源/漏区，形成于所述第二栅电极结构两侧的所述第二有源区中；以及第一导电类型的半导体外延层，形成于所述第二源/漏区上。 | ||
| 地址 | 日本神奈川县川崎市 | ||