可执行等待及延后指令的程序地址运算器架构

摘要

本发明提供一种可执行等待(wait)及延后(delay)指令的程序地址(program address)运算器架构，其将程序地址回馈至多任务器的输入端，可使程序增加一“wait”指令以执行等待的动作，此“wait”指令亦可以由增加一频率网关单元来控制；另外，一种“delay”指令将程序地址回馈至多任务器的输入端，并使用一累计器做为数个频率延迟的控制机制。因此本发明提供一种可执行等待及延后指令的程序地址运算器架构，可使程序精简容易撰写，有效避免程序的重复执行并且可以精准控制程序执行的时序，降低程序对事件发生的反应时间。

主权项

1.一种可执行等待指令的程序地址运算器架构，其由一文字作为在程序中表达指令执行的命令，该程序地址运算器架构包括：一程序序列器，其接收一第一组讯号，从该第一组讯号中经判断并输出一选择讯号；该第一组讯号为数个电路单元输出的讯号，该数个电路单元包括以下之一或多者：指令译码器、微控制器状态、算数逻辑单元、以及等待的装置；一多任务器，其连接该程序序列器并接收该程序序列器输出的选择讯号，该多任务器亦接收一第二组讯号，并依该选择讯号从该第二组讯号中选择一讯号输出以作为一下个程序地址；以及一程序地址缓存器，其连接该多任务器以接收该下个程序地址，并有一回路可将程序地址回传至该多任务器的输入端成为该第二组讯号中的讯号；该第二组讯号包括以下之一或多者：该程序地址、下一个指令地址、指令位移地址、指令中的目标地址、内存储存的目标地址、一般缓存器储存的地址、特殊缓存器储存的地址、以及储存中断命令的地址。