| 主权项 |
1.一种用于校正责务循环周期之数位式延迟闭锁 回路装置,包含: 一缓冲器,用于依序输出一第一内部时钟信号,藉 接收一外部时钟信号,而于时钟之一边缘处激发; 一延迟线路单元,用于接收来自于缓冲器之第一内 部时钟信号,一第一检波信号及一第二检波信号, 同时输出一第一延迟内部时钟信号及第二延迟内 部时钟信号,其作法是依据第一及第二检波信号以 延迟第一内部时钟信号到达一预定之延迟时间; 一责务循环误差控制器,用于接收第一及第二延迟 内部时钟信号,并且输出一第一责务循环控制时钟 信号及第二责务循环控制时钟信号,其作法系将第 一及第二延迟内部时钟信号之匹配责务循环周期 以修正责务循环误差; 一第一延迟模型单元,用于估计第一责务循环控制 时钟信号移动至一资料输入/输出接脚(DQ接脚)期 间所产生之一延迟大小,同时藉估计之延迟大小以 补偿第一责务循环控制时钟信号,并输出一第一补 偿时钟信号; 一第一直接相位检知器,用于接收外部时钟信号, 藉比较外部时钟信号与第一补偿时钟信号以产生 一第一检波信号,并且输出第一检波信号至延迟线 路单元; 一第二延迟模型单元,用于估计第二责务循环控制 时钟信号移动至资料输入/输出接脚(DQ接脚)期间 所产生之一延迟大小,并且依据所估计之延迟大小 以补偿第一责务循环控制时钟信号,以输出一第二 补偿时钟信号;以及 一第二直接相位检知器,用于藉比较外部时钟信号 及第二补偿时钟信号以产生一第二检波信号,并且 输出此第二检波信号。 2.如申请专利范围第1项所述之装置,其中该延迟线 路单元包含: 一第一控制装置,用于产生一第一控制信号,根据 第一检波信号以控制一延迟大小; 一第一延迟线路,用于接收来自于缓冲器之第一控 制信号及第一内部时钟信号,并且产生第一延迟内 部时钟信号,其作法系将第一内部时钟信号依第一 控制信号而延迟一预定之延迟大小; 一第二控制装罝,用于产生一第二控制信号,依据 第二检波信号以控制一延迟大小;以及 一第二延迟线路,用于接收来自于缓冲器之第二控 制信号及第一内部时钟信号,依据第二控制信号以 延迟第一内部时钟信号,藉以产生一第二延迟内部 时钟信号,以及对该延迟时钟输入信号反相以输出 该第二延迟内部时钟信号。 3.如申请专利范围第1项所述之装置,其中该责务循 环误差控制器包含: 一第一相位检知器,用于接收第一延迟内部时钟信 号及第二延迟内部时钟信号之一反相信号,并且产 生一相位检测信号,其作法系选择第一延迟内部时 钟信号及第二延迟内部时钟信号之下降缘中具有 前行下降缘之一信号; 一混合器控制器,用于根据相位检测信号以决定复 数个加权値,并且输出复数个加权値; 一第一相位混合器,藉接收加权値以产生一第一责 务循环控制时钟信号,并且输出第一责务循环控制 时钟信号至第一延迟模型单元,其中,第一责务循 环控制时钟信号之产生系藉将1减去加权値所得値 加至第一延迟内部时钟信号,以及将加权値加至第 二延迟内部时钟信号;以及 一第二相位混合器,用于产生一第二责务循环控制 时钟信号,接收加权値以及输出第二责务循环控制 时钟信号,其中,第二责务循环控制时钟信号之产 生,系藉将加权値加至第一时钟信号,并且将1减去 加权値之所得値加至第二时钟信号。 4.如申请专利范围第1项所述之装置,其中该延迟线 路单元包含: 一第三控制装置,用于产生一第一控制信号,能根 据第一检波信号以控制一延迟大小,并且输出此一 产生之第一控制信号; 一第一移位暂存器,用于接收第一控制信号,并且 输出第三控制信号,其产生之第三控制信号系控制 一延迟大小,而其作法是将该外部时钟信号根据第 一控制信号而向右或向左移位; 一第三延迟线路,用于接收来自于缓冲器之第三控 制信号及外部时钟信号,产生一第一内部延迟时钟 信号,其作法是根据第三控制信号以将第一内部时 钟信号延迟一预定之大小,以及将第一时钟信号输 出至责务循环误差控制器; 一第四控制装置,用于产生一第二控制信号以根据 第二检波信号而控制一延迟大小,以及输出第二控 制信号; 一第二移位暂存器,用于接收第二控制信号,以及 产生一第四控制信号,藉向右或向左移位该外部时 钟信号以控制延迟大小,并且输出第四控制信号; 以及 一第四延迟线路,用于接收第四控制信号,并且输 出第三控制信号,其产生之一第三控制信号系依据 第一控制信号而向右或向左移动外部时钟信号,因 而控制一延迟大小。 5.如申请专利范围第4项所述之装置,其中第三延迟 线路包含: 一粗调延迟线路,具有复数个单元延迟细胞元,彼 此依序连接以产生并输出一第一混合器输入信号 及一第二混合器输入信号,其中,第一混合器输入 信号及第二混合器输入信号具有一延迟差,其大小 为粗调延迟线路中之一单元延迟细胞元;以及 一第三相位混合器,用于接收来自于粗调延迟线路 之第一及第二混合器输入信号,并且微调延迟大小 。 6.如申请专利范围第4项所述之装置,其中第四延迟 线路包含: 一粗调延迟线路,具有复数个单元延迟细胞元,彼 此依序连接,以产生并输出一第一混合器输入信号 及第二混合器输入信号,其中,第一混合器输入信 号及第二混合器输入信号具有一延迟差,其大小为 粗调延迟线路中之一单元延迟细胞元;及 一第三相位混合器,用于接收来自于粗调延迟线路 之第一及第二混合器输入信号,并且微调延迟大小 。 7.如申请专利范围第1项所述之装置,其中该延迟线 路单元包含: 一第五控制装置,用于产生一第五控制信号,以根 据第一检波信号而控制一延迟大小; 复数个延迟细胞元,用于接收来自于缓冲器之第一 内部时钟信号,并且产生复数个相位延迟信号,其 作法是将第一内部时钟信号通过该复数个延迟细 胞元; 一第一信号产生装置,用于产生第一延迟内部时钟 信号,其作法是在复数个相位延迟信号之中,选择 并调整两相邻之相位延迟信号,且根据第五控制信 号以完成上述选择及调整,然后输出第一延迟内部 时钟信号至责务循环误差控制器; 一第六控制装置,用于产生一第六控制信号,能根 据第二检波信号以控制一延迟大小,以及用于输出 第六控制信号;及 一第二信号产生装置,用于产生第二延迟内部时钟 信号,其作法是根据第六控制信号而于复数个相位 延迟信号之中,选择并且调整二相邻之相位延迟信 号,然后输出第二延迟内部时钟信号至责务循环误 差控制器。 8.如申请专利范围第7项所述之装置,其中第一信号 产生装置包含: 一多工器,用于接收复数个相位延迟信号,并且根 据第五控制信号而在复数个相位延迟信号之中,选 择二相邻之相位延迟信号,彼此具有一延迟差达于 一单元延迟细胞元;以及 一第四相位混合器,用于混合来自于多工器之二相 邻之相位延迟信号,以产生第一延迟内部时钟信号 ,其作法是将二相邻之相位延迟信号之相位加以匹 配,然后输出第一延迟内部时钟信号。 9.如申请专利范围第7项所述之装置,其中第二信号 产生装置包含: 一多工器,用于接收复数个相位延迟信号,并且根 据第六控制信号而在复数个相位延迟信号之中,选 择二相邻之相位延迟信号,其具有一延迟差为一单 元延迟细胞元;以及 一第四相位混合器,用于混合来自于多工器之二相 邻之相位延迟信号,藉匹配二相邻相位延迟信号之 相位,以产生第一延迟内部时钟信号,然后输出第 一延迟内部时钟信号。 10.如申请专利范围第1项所述之装置,其中责务循 环误差控制器包含: 一第一相位检知器,用于接收并反相第一延迟内部 时钟信号及第二延迟内部时钟信号,藉选择第一延 迟内部时钟信号及第二延迟内部时钟信号之具有 前行下降缘者,以产生一相位检测信号; 一混合器控制器,用于根据输入自第二相位检知器 之相位检测信号,以决定一加权値,并且输出此一 加权値至第一相位混合器及第二相位混合器; 一第一相位混合器,用于接收加权値,并且产生第 一责务循环控制时钟信号,其作法系藉将1减去加 权値之値加至第一延迟内部时钟信号,以及将加权 値加至第二延迟内部时钟信号;及 一第二相位混合器,用于接收加权値,并且产生第 二责务循环控制时钟信号,其作法系藉将加权値加 至第一延迟内部时钟信号,以及将1减去加权値之 结果値加至第二延迟内部时钟信号。 11.如申请专利范围第5项所述之装置,其中第三相 位混合器包含: 复数个第一混合细胞元,用于接收来自于第三控制 装置或第四控制装置之一控制信号至其中一输入 埠,以及接收来自于粗调延迟线路之第一混合器输 入信号至另一输入埠,并且当控制信号为低信号时 ,输出一高阻抗信号,另外当控制信号为高电位信 号时,输出第一混合器输入信号; 复数个第二混合细胞元,用于接收来自于粗调延迟 线路之第二混合器输入信号至其中一输入埠,以及 接收来自于第三控制装置或第四控制装置之控制 信号至另一输入埠,并且当控制信号为低态信号时 ,输出一高阻抗信号,否则即输出第二混合器输入 信号;以及 一反相器,用于将复数个第一混合细胞元与复数个 第二混合细胞元之输出信号根据控制信号使其加 以反相,并且输出一反相之输出信号至责务循环误 差控制装置。 12.如申请专利范围第8项所述之装置,其中第四相 位混合器包含: 复数个第一混合细胞元,用于接收来自于第五控制 装置或第六控制装置之一控制信号至其中一输入 埠,以及接收来自于多工器之第一混合器输入信号 至另一输入埠,并且当控制信号为低态信号时,输 出一高阻抗信号,而当控制信号为高态信号时,输 出第一混合器输入信号; 复数个第二混合细胞元,用于接收来自于多工器之 第二混合器输入信号至其中一输入埠,以及接收来 自于第五控制装置或第六控制装置之控制信号至 另一输入埠,并且当控制信号为低态信号时,输出 一高阻抗信号,否则输出第二混合器输入信号;以 及 一反相器,根据控制信号,将复数个第一混合细胞 元及复数个第二混合细胞元之输出信号予以反相, 并且输出一反相之输出信号至责务循环误差控制 装置。 13.如申请专利范围第11项所述之装置,其中第一混 合细胞元包含: 一第一PMOS电晶体,具有一源极埠连接至一电压源, 其闸极埠系用于接收第一混合器输入信号及第二 混合器输入信号之一,且来自于粗调延迟线路以作 为一混合器输入信号; 一第二PMOS电晶体,具有一源极埠连接至第一PMOS电 晶体之一汲极埠,一闸极埠接收控制信号之一反相 信号,以及一汲极埠连接至输出埠; 一第一NMOS电晶体,具有一源极埠连接至一接地,以 及一闸极埠接收混合器输入信号;以及 一第二NMOS电晶体,具有一源极埠连接至第一NMOS电 晶体之一汲极埠,一闸极埠接收控制信号,以及一 汲极埠连接至输出埠。 14.如申请专利范围第12项所述之装置,其中第一混 合细胞元包含: 一第一PMOS电晶体,具有一源极埠连接至一电压源, 一闸极埠用于接收来自于多工器之第一混合器输 入信号及第二混合器输入信号之一,作为一混合器 输入信号; 一第二PMOS电晶体,具有一源极埠连接至第一PMOS电 晶体之一汲极埠,一闸极埠用于接收控制信号之一 反相信号,以及一汲极埠连接至输出埠; 一第一NMOS电晶体,具有一源极埠连接至一接地,以 及一闸极埠用于接收来自于多工器之混合器输入 信号;以及 一第二NMOS电晶体,具有一源极埠连接至第一NMOS电 晶体之一汲极埠,一闸极埠用于接收控制信号,以 及一汲极埠连接至输出埠。 15.如申请专利范围第11项所述之装置,其中第二混 合细胞元包含: 一第一PMOS电晶体,具有一源极埠连接至一电压源, 一闸极埠用于接收来自于粗调延迟线路之第一混 合器输入信号及第二混合器输入信号之一,作为一 混合器输入信号; 一第二PMOS电晶体,具有一源极埠连接至第一PMOS电 晶体之一汲极埠,一间极埠用于接收控制信号之一 反相信号,以及一汲极埠连接至输出埠; 一第一NMOS电晶体,具有一源极埠连接至一接地,以 及一闸极埠用于接收混合器输入信号;以及 一第二NMOS电晶体,具有一源极埠连接至第一NMOS电 晶体之一汲极埠,一间极埠用于接收控制信号,以 及一汲极埠连接至输出埠。 16.如申请专利范围第12项所述之装置,其中第二混 合细胞元包含: 一第一PMOS电晶体,具有一源极埠连接至一电压源, 一闸极埠用于接收来自于多工器之第一混合器输 入信号及第二混合器输入信号之一,作为一混合器 输入信号; 一第二PMOS电晶体,具有一源极埠连接至第一PMOS电 晶体之一汲极埠,一闸极埠用于接收控制信号之一 反相信号,以及一汲极埠连接至输出埠; 一第一NMOS电晶体,具有一源极埠连接至一接地,以 及一闸极埠用于接收来自于多工器之混合器输入 信号;以及 一第二NMOS电晶体,具有一源极埠连接至第一NMOS电 晶体之一汲极埠,一闸极埠用于接收控制信号,以 及一汲极埠连接至输出埠。 17.一种用于校正责务循环周期之数位式延迟闭锁 回路装置之操作方法,包含下列步骤: a)判断一外部信号及一第一时钟信号或一第二时 钟信号之上升缘是否匹配; b)若上升缘为匹配,则选择一第一延迟内部时钟信 号及一第二延迟内部时钟信号之间具有一前行下 降缘之信号; c)加一小于0.5之値至一步骤b)未被选择之信号,以 及加一大于0.5之値至步骤b)选择之一信号;以及 d)匹配责务循环周期信号以修正责务循环误差。 18.如申请专利范围第17项所述之方法,其中又包含 下列步骤: e)若上升缘并不匹配,则控制一延迟大小使上升缘 能够匹配。 19.一种用于校正责务循环周期之数位式延迟闭锁 回路装置之操作方法,包含下列步骤: a)判断一外部信号及一第一补偿信号或一第二补 偿信号之上升缘是否匹配; b)若上升缘为匹配,则判断第二责务循环控制时钟 信号及第一责务循环控制时钟信号之下降缘是否 匹配; c)加一小于05之値至一具有非前行下降缘之信号, 且加一大于0.5之値至一具有前行下降缘之信号,然 后若下降缘为不匹配时,则回到步骤b),而若下降缘 为匹配,则结束本方法;以及 d)匹配责务循环周期信号以修正责务循环误差。 20.如申请专利范围第19项所述之方法,其中又包含 下列步骤: e)若上升缘为不匹配,则控制一延迟大小,使上升缘 能够匹配。 图式简单说明: 第1A图及第1B图系方块图,用于说明根据本发明之 一最佳实施例,用于校正一责务循环周期之数位式 延迟闭锁回路装置; 第2图系一时序图,说明根据本发明最佳实施例,用 于校正责务循环周期之数位式延迟闭锁回路装置 之操作; 第3图系说明根据本发明另一实施例,用于校正一 责务循环周期之一数位式延迟闭锁回路装置; 第4图系一方块图,显示根据本发明之第3图中之延 迟线路323及326; 第5图系一方块图,说明根据本发明之又一最佳实 施例,用于校正责务循环周期之一数位式延迟闭锁 回路装置; 第6图系一方块图,显示根据本发明,于第5图中之信 号产生器523及524; 第7图系一方块图,说明根据本发明之又一实施例, 用于校正一责务循环周期之一数位式延迟闭锁回 路装置; 第8A图及第8B图系说明根据本发明,于第7图中之相 位混合器; 第8C图系解释根据本发明之最佳实施例之相位混 合器运作图形;以及 第9A图第9B图系流程图,说明根据本发明之最佳实 施例,用于校正一数位式延迟闭锁回路装置之责务 循环周期的方法。 |
