| 主权项 |
1.一种覆晶式积体电路封装制程,该制程包含: 提供一导线架,其系具有复数个引脚; 提供一积体电路晶片,其系具一主动面及一背面, 该主动面上具有复数个凸块接点; 覆晶接合该积体电路晶片至该导线架之该些引脚; 形成一保护层在该积体电路晶片之该背面上; 以封装材料包封该积体电路晶片及部份该导线架, 并暴露出该保护层及部份该些引脚表面;以及 进行去除毛边制程,以去除该积体电路晶片之该背 面上之该封装材料毛边(mold flash)。 2.如申请专利范围第1项所述之覆晶式积体电路封 装制程,于该提供一导线架步骤中,其中该导线架 更包括有一胶带设于该导线架之一底面。 3.如申请专利范围第1项所述之覆晶式积体电路封 装制程,其中该进行去除毛边制程系使用喷砂(stand blasting)或plasma制程,且该保护层系包含可对该喷 砂制程产生反应之高分子胺类材料。 4.如申请专利范围第1项所述之覆晶式积体电路封 装制程,于该进行去除毛边制程步骤后,更包含一 印字(marking)步骤。 5.如申请专利范围第1项所述之覆晶式积体电路封 装制程,其中该导线架系为覆晶式四边扁平无接脚 (quad flat no lead; QFN)封装的导线架。 6.如申请专利范围第2项所述之覆晶式积体电路封 装制程,其中该胶带系为耐热胶带。 7.一种覆晶封装结构,包括: 一导线架,该导线架具有复数个引脚; 一积体电路晶片,该积体电路晶片具有一主动面及 一背面,该主动面上具有复数个凸块接点并焊接至 该导线架之该些引脚上,其中该背面系为经喷砂( stand blasting)或plasma加工后之表面;以及 一封装材料,该封装材料包封该积体电路晶片及部 分的该导线架,但该导线架之部份的该些引脚表面 与该积体电路晶片之该背面系外露,且该积体电路 晶片背面高度低于该封装材料之顶面高度。 图式简单说明: 第1A图系先前技术之覆晶封装件俯视示意图; 第1B图系第1A图之剖视图; 第2A、2B、2C、2D、2E及2F图系本发明覆晶式积体电 路封装制程实施例之流程示意图; 第3图系第2C图之俯视示意图; 第4图系第2E图之俯视示意图; 第5图系本发明覆晶式积体电路封装制程另一实施 例之去除保护层之剖面示意图; 第6A图系本发明覆晶封装结构较佳实施例之剖视 图;及 第6B图系本发明覆晶封装结构另一实施例之剖视 图。 |
