基于可编程逻辑器件的绝对差分算法的流水线实现

摘要

基于可编程逻辑器件的绝对差分算法流水线实现是在可编程逻辑器件内以流水线的形式实现绝对差分算法，整条流水线由比较模块A，相减模块B，累加模块C和输出模块D构成；流水线第一级使用比较模块来保证减法结果的非负，从而达到取绝对值的目的；流水线最后一级使用计数器来控制累加结果输出；所有模块都在可编程逻辑器件内实现。本发明可在超过200MHz的高速下进行绝对差分运算，且能在单一器件内实现高度并行的运算。

主权项

1.基于可编程逻辑器件的绝对差分算法流水线，其特征在于：由比较模块A，相减模块B，累加模块C和输出模块D构成，比较模块A对输入端的两个数据进行大小比较，将较大的数输出到AoutM，连接到相减模块B的被减数输入Bin1，将较小的数输出到AoutN，连接到相减模块B的减数输入Bin2；相减模块B用从Bin1输入的数据减去从Bin2输入的数据，得到一个非负的差值，并将此差值输出到Bout端口，Bout端口连接到累加模块C的输入端Cin；累加模块C对输入端Cin的数据进行累加，并将累加结果输出到Cout，Cout端口连接到输出模块D的输入端Din；输出模块D内的计数器对时钟脉冲计数，当所有数据都完成运算时计数器完成计数，输出使能信号控制三态门将从输入端Din输入的累加数据作为最终累加结果输出到到Dout。