| 发明名称 | 半导体集成电路的制备方法 | ||
| 摘要 | 本发明公开了一种半导体集成电路的制备方法，所述方法包括以下步骤：形成下层布线；在过孔成形掩模上的一系列交叉点中，由下层布线与上层布线相互交叉后形成的第一交叉点处形成第一过孔；在下层布线与上层布线未发生交叉的第二交叉点位置形成第二过孔，此时，与下层布线相对应的一个金属布线掩模，与上层布线相对应的另一个金属布线掩模，以及拥有大量交叉点的过孔成形掩模相互重叠在一起；在第一过孔中形成与下层布线相连接的第一通路，并在第二过孔中形成不与下层布线相连接的第二通路；形成上层布线，此时，上层布线与第一通路相连接，而利用绝缘层将第二通路覆盖起来。 | ||
| 申请公布号 | CN100378950C | 申请公布日期 | 2008.04.02 |
| 申请号 | CN200410101632.3 | 申请日期 | 2004.12.20 |
| 申请人 | 松下电器产业株式会社 | 发明人 | 土田真由美 |
| 分类号 | H01L21/768(2006.01);H01L21/3205(2006.01) | 主分类号 | H01L21/768(2006.01) |
| 代理机构 | 北京德琦知识产权代理有限公司 | 代理人 | 王琦;宋志强 |
| 主权项 | 1.一种半导体集成电路的制备方法，包括：步骤一，形成下层布线；步骤二，在过孔成形掩模上的一系列交叉点中，由下层布线与上层布线相互交叉后形成的第一交叉点处形成第一个过孔；在下层布线与上层布线并未发生交叉的第二交叉点位置形成第二个过孔，此时，与下层布线相对应的一个金属布线掩模，与上层布线相对应的另一个金属布线掩模，以及拥有大量交叉点的过孔掩模相互重叠在一起；步骤三，在第一个过孔中形成与下层布线相连接的第一通路，并在第二个过孔中形成不与下层布线相连接的第二通路；步骤四，形成上层布线，此时，上层布线与第一通路相连接，而利用绝缘层将第二通路覆盖起来。 | ||
| 地址 | 日本大阪 | ||