| 主权项 |
1.一种晶片上终接电路,其被耦合到一垫且包含在 半导体记忆体装置中,用以减少由于讯号反射现象 所造成之干扰,其包含: 一耦合在输出节点和供应电压之间的拉升方块; 一耦合在输出节点和接地电位之间的拉降方块;及 一用以接收ODT控制讯号之控制方块,以同时活化拉 升方块和拉降方块。 2.如申请专利范围第1项之晶片上终接电路,其中该 控制方块包含一用以反向ODT控制讯号之反向器。 3.如申请专利范围第2项之晶片上终接电路,其中该 控制方块包含一交互耦合闩,用以接收ODT控制讯号 和输出自反向器的反向ODT控制讯号,然后产生第一 和第二控制讯号,以同时活化拉升方块和拉降方块 。 4.如申请专利范围第3项之晶片上终接电路,其中该 交互耦合闩包含: 第一NAND闸,用以接收ODT控制讯号,然后输出第一控 制讯号到拉升方块;及 第二NAND闸,用以接收第一控制讯号和输出自反向 器的反向ODT控制讯号,然后输出第二控制讯号到拉 降方块和第一NAND闸。 5.如申请专利范围第3项之晶片上终接电路,其中该 交互耦合闩包含: 第一NOR闸,用以接收ODT控制讯号,然后输出第一控 制讯号到拉升方块;及 第二NOR闸,用以接收第一控制讯号和输出自反向器 的反向ODT控制讯号,然后输出第二控制讯号到拉降 方块和第一NOR闸。 6.如申请专利范围第3项之晶片上终接电路,其中拉 升方块包含: 响应第一控制讯号而导通之第一电晶体,用以供应 供应电压;及 一耦合在第一电晶体和输出节点之间的电阻器。 7.如申请专利范围第6项之晶片上终接电路,其中拉 降方块包含: 响应第二控制讯号而导通之第二电晶体,用以供应 接地电位;及 一耦合在第二电晶体和输出节点之间的电阻器。 8.如申请专利范围第7项之晶片上终接电路,其中第 一电阻器的电阻等于第二电阻器的电阻。 9.如申请专利范围第8项之晶片上终接电路,其中第 一电晶体系PMOS电晶体,而第二电晶体系NMOS电晶体 。 10.一种半导体记忆体装置,包含: 许多输入-输出垫,用以输入和输出资料讯号或控 制讯号; 一内部方块,用以响应写入指令讯号而储存许多资 料,和响应读取指令讯号而输出储存资料;及 许多晶片上终接电路,其各自耦合到各个输入-输 出垫和内部区域,用以减少由于讯号反射现象所造 成之干扰, 其中该晶片上终接电路包含: 一耦合在输出节点和供应电压之间的拉升方块; 一耦合在输出节点和接地电位之间的拉降方块;及 一用以接收ODT控制讯号之控制方块,以同时活化拉 升方块和拉降方块。 11.如申请专利范围第10项之半导体记忆体装置,其 中该控制方块包含一用以反向ODT控制讯号之反向 器。 12.如申请专利范围第11项之半导体记忆体装置,其 中该控制方块包含一交互耦合闩,用以接收ODT控制 讯号和输出自反向器的反向ODT控制讯号,然后产生 第一和第二控制讯号,以同时活化拉升方块和拉降 方块。 13.如申请专利范围第12项之半导体记忆体装置,其 中该交互耦合闩包含: 第一NAND闸,用以接收ODT控制讯号,然后输出第一控 制讯号到拉升方块;及 第二NAND闸,用以接收第一控制讯号和输出自反向 器的反向ODT控制讯号,然后输出第二控制讯号到拉 降方块和第一NAND闸。 14.如申请专利范围第12项之半导体记忆体装置,其 中该交互耦合闩包含: 第一NOR闸,用以接收ODT控制讯号,然后输出第一控 制讯号到拉升方块;及 第二NOR闸,用以接收第一控制讯号和输出自反向器 的反向ODT控制讯号,然后输出第二控制讯号到拉降 方块和第一NOR闸。 15.如申请专利范围第12项之半导体记忆体装置,其 中拉升方块包含: 响应第一控制讯号而导通之第一电晶体,用以供应 供应电压;及 耦合在第一电晶体和输出节点之间的电阻器。 16.如申请专利范围第15项之半导体记忆体装置,其 中拉降方块包含: 响应第二控制讯号而导通之第二电晶体,用以供应 接地电位;及 耦合在第二电晶体和输出节点之间的电阻器。 17.如申请专利范围第16项之半导体记忆体装置,其 中第一电阻器的电阻等于第二电阻器的电阻。 18.如申请专利范围第16项之半导体记忆体装置,其 中第一电晶体系PMOS电晶体,而第二电晶体系NMOS电 晶体。 图式简单说明: 第1图为显示用于习知系统之习知终接电路的方块 图; 第2图为显示根据本发一明实施例之包含在半导体 记忆体装置中之晶片上终接电路的方块图; 第3图为显示根据本发明另一实施例之包含在半导 体记忆体装置中之晶片上终接电路的方块图;及 第4图为显示根据本发明另一实施例之包含在半导 体记忆体装置中之晶片上终接电路的方块图。 |
