| 摘要 |
Die Erfindung betrifft ein Verfahren und eine Vorrichtung zur Prüfung des Layouts einer elektronischen Schaltung eines Halbleiterbauelementes, insbesondere eines DRAM-Chips, wobei a) in einer Abdeckungsprüfung (A) mindestens aus einer Zellenliste (11) und mindestens einem Layout (10) automatisch eine Einteilung der Zellen im mindestens einen Layout (10) in Umgebungen der Zellen ermittelt wird, wobei die Umgebungen derart definiert sind, dass Zellen des mindestens einen Layouts (10), deren Schnittstellen zu anderen Zellen identisch sind, einer Umgebung zugeordnet werden, b) die Informationen über die Umgebungen in einer Zellen-Datenbank (LibOut) (13) gespeichert werden und anschließend c) eine Überprüfung eines zu prüfenden Layouts dadurch erfolgt, dass in einem PreDRC-Schritt (B) ein Vergleich zwischen dem zu prüfenden Layout und Informationen der Zellen-Datenbank (13) erfolgt, wobei automatisch Übereinstimmungen und Unterschiede ermittelt werden.
|
