单时脉驱动移位暂存器及应用其的显示器驱动电路

摘要

一种单时脉驱动移位暂存器，具有多级(Stage)架构，其中，第M级架构包括一栓锁(latch)单元、一逻辑单元与一无重叠信号缓冲器(Non-overlapbuffer)。栓锁单元是依据一时脉信号，栓锁来自第M-1级架构的输入信号。逻辑单元连接于栓锁单元的输出端，以对栓锁单元的输出信号与时脉信号进行NAND的逻辑运算。无重叠信号缓冲器连接于逻辑单元的输出端，包括三个相互串接的反向器。并且，其中耦接至逻辑单元输出端的第一个反向器的输出信号，是馈入第M+1级架构的栓锁单元内。同时，来自第M-1级架构的无重叠信号缓冲器的输出信号，是馈入此第M级架构的无重叠信号缓冲器或是逻辑单元，以延迟无重叠信号缓冲器的输出信号。

主权项

1.一种单时脉驱动移位暂存器，具有多级架构，其特征在于，第M级架构包括：一栓锁单元，是依据一时脉信号，以栓锁来自第M-1级架构的输入信号；一逻辑单元，连接于该栓锁单元的输出端，将该栓锁单元的输出信号与该时脉信号进行NAND逻辑运算；及一无重叠信号缓冲器，连接于该逻辑单元的输出端，包括至少三个相互串接的反向器；其中，该无重叠信号缓冲器中，耦接于该逻辑单元输出端的第奇数个反向器的输出信号，是馈入第M+1级架构的栓锁单元，并且，第M-1级架构的无重叠信号缓冲器的输出信号，馈入该无重叠信号缓冲器或该逻辑单元，以延迟该无重叠信号缓冲器的输出信号，该第M级架构的栓锁单元中，受到该时脉信号所控制的晶体管，与第M+1级架构的栓锁单元中，受到该时脉信号所控制的晶体管，分别为一N型与一P型交错排列的晶体管，并且，当该第M级架构的栓锁单元中，受到该时脉信号所控制的晶体管为N型，该时脉信号经反转后再输入该逻辑单元。