发明名称 |
多端口存储装置 |
摘要 |
本发明提供一种多端口存储装置,其包括多个端口、多个存储体(bank)及多个存储体控制器,其中所有所述存储体控制器共享所有所述端口,该装置包括:一锁相环(PLL)单元,其用于产生一内部时钟信号;一提供于每一存储体控制器中的延迟单元,其用于通过延迟该内部时钟信号而产生第一延迟时钟信号及第二延迟时钟信号;一提供于每一存储体控制器中的串行化器,其用于响应于第一延迟时钟信号而从所有所述端口接收多个并行数据且使该并行数据适合对应的数据帧;及一提供于每一存储体控制器中的命令解码器,其用于响应于第二延迟时钟信号而解码该串行化器的输出数据以产生命令信号。 |
申请公布号 |
CN101149960A |
申请公布日期 |
2008.03.26 |
申请号 |
CN200710102867.8 |
申请日期 |
2007.05.11 |
申请人 |
海力士半导体有限公司 |
发明人 |
许晃;金载镒 |
分类号 |
G11C7/10(2006.01);H03L7/08(2006.01) |
主分类号 |
G11C7/10(2006.01) |
代理机构 |
北京市柳沈律师事务所 |
代理人 |
史新宏;邵亚丽 |
主权项 |
1.一种多端口存储装置,其包括多个端口、多个存储体及多个存储体控制器,其中所有所述存储体控制器共享所有所述端口,该装置包含:一锁相环(PLL)单元,其用于产生一内部时钟信号;一提供于每一存储体控制器中的延迟单元,其用于通过延迟该内部时钟信号而产生第一延迟时钟信号及第二延迟时钟信号;一提供于每一存储体控制器中的串行化器,其用于响应于该第一延迟时钟信号而从所有所述端口接收多个并行数据;及一提供于每一存储体控制器中的命令解码器,其用于响应于该第二延迟时钟信号而解码该串行化器的输出数据以产生命令信号。 |
地址 |
韩国京畿道 |