| 主权项 |
1.一种微电子元件的制作方法,包括有: 提供一半导体基底,其上具有元件区域以及对准标 记形成区域; 于该元件区域内的该半导体基底中形成电容沟渠, 同时于该对准标记形成区域内的该半导体基底中 形成前层对准图案,该前层对准图案包括复数条沟 渠线条结构,其中每一该沟渠线条结构的宽度小于 0.5微米; 于该电容沟渠中形成一沟渠电容结构,至少包括于 该电容沟渠中沈积一多晶矽层,且该多晶矽层同时 填入该复数条沟渠线条结构中; 于该半导体基底上形成一第一光阻层,并进行一曝 光制程,于该第一光阻层中形成一开口,该开口仅 暴露出该对准标记形成区域内的该前层对准图案; 进行一蚀刻制程,蚀刻暴露出来的该前层对准图案 的该沟渠线条结构内的该多晶矽层; 去除该第一光阻层; 于该半导体基底上形成一第二光阻层; 利用一定义有主动区域图案的光罩,对该第二光阻 层进行曝光,以将该光罩上的该主动区域图案转移 到该第二光阻层中,同时于该前层对准图案内形成 当层光阻图案,且该当层光阻图案与该前层对准图 案构成叠对对准标记;以及 利用该叠对对准标记进行叠对对准。 2.如申请专利范围第1项所述之微电子元件的制作 方法,其中在该半导体基底上形成该第二光阻层之 前,该制作方法另包含有下列步骤; 于该半导体基底上沈积一平坦层。 3.如申请专利范围第2项所述之微电子元件的制作 方法,其中该平坦层包括硼掺杂矽氧层。 4.如申请专利范围第1项所述之微电子元件的制作 方法,其中蚀刻该沟渠线条结构内的该多晶矽层的 深度约介于3000埃至8000埃之间。 5.如申请专利范围第1项所述之微电子元件的制作 方法,其中每一该沟渠线条结构的宽度约介于0.2微 米至0.3微米之间。 图式简单说明: 第1图至第7图绘示的是本发明的对准标记以及对 准方法应用在深沟渠式电容动态随机存取记忆体 制程中的较佳实施例剖面示意图。 第8图绘示的是本发明较佳实施例前层对准图案的 上视示意图。 第9图绘示的是本发明较佳实施例叠对对准标记的 上视示意图。 第10图绘示的是本发明深沟渠式电容动态随机存 取记忆体前段制程的流程图。 |
