高电源抑制的带隙基准源

摘要

一种高电源抑制的带隙基准源，包括自偏置电路、调整电路、带隙核心电路和启动电路。带隙核心电路中的I_PTAT产生电路通过运放的负反馈调整其静态工作点，使NPN管Q1、Q2的集电极电流精确相等，产生的I_PTAT电流与恒流源电路中具有负温度系数的NPN晶体管Q8的V_BE进行温度一阶补偿来降低温度系数。恒流源电路自身可产生偏置，为I_PTAT产生电路提供偏置电流。运放电路为两级运放以提高增益，补偿电路为两级运放进行频率补偿。调整电路通过负反馈作用来消除基准输出V_REF对电源电压的依赖，以提高PSRR。启动电路可消除“简并”偏置点，并驱动自偏置电路工作。自偏置电路为调整电路提供偏置电压。本发明电路结构简单新颖，不需要外接偏置，电路所占面积小，具有良好的温度系数。

主权项

1.一种高电源抑制的带隙基准源，其特征在于：它包括自偏置电路(1)、调整电路(2)、带隙核心电路(3)和启动电路(4)；其中，带隙核心电路(3)包括NPN晶体管Q1、Q2、Q6、Q7和Q8，PNP晶体管Q3、Q4和Q5，还包括电阻R1、R2、R3、R4以及电容C1；NPN晶体管Q1和Q2的基极分别接在电阻R3的两端，发射极连在一起，共同接在电阻R4上，电阻R4的另一端接地；NPN晶体管Q1和PNP晶体管Q3的集电极接在一起，NPN晶体管Q2和PNP晶体管Q4的集电极接在一起；NPN晶体管Q2和PNP晶体管Q4的基极电位相同，发射极电位均接在基准输出电压VREF上；PNP晶体管Q5的发射极接在基准输出电压VREF上、基极接在NPN晶体管Q2与PNP晶体管Q4的集电极上，NPN晶体管Q6的发射极接地、基极和NPN晶体管Q8的基极连在一起，而PNP晶体管Q5和NPN晶体管Q6的集电极接在一起，共同接在NPN晶体管Q7的基极；NPN晶体管Q7的发射极和基极分别接地和基准输出电压VREF；NPN晶体管Q8的集电极和基极连一起，接在电阻R3上；电阻R2的一端接在电阻R3上，另一端接在基准输出电压VREF上；电阻R1的一端接在NPN晶体管Q7的基极，另一端接在电容C1上；而电容C1的另一端接在PNP晶体管Q5的基极；基准输出电压VREF作为输出端接在外围的电路上；启动电路(4)在电源电压VIN上电时工作，产生电流并输送至自偏置电路(1)中，以驱动自偏置电路(1)导通；自偏置电路(1)接收到启动电路(4)提供的电流后开始导通，通过自身的偏置作用来产生与电源电压VIN无关的偏置电压，并输送至调整电路(2)中，同时把启动电路(4)关闭；调整电路(2)接收到自偏置电路(1)输出的偏置电压后，通过自身的调整作用来产生恒定的电流并输出至带隙核心电路(3)中；带隙核心电路(3)接收到调整电路(2)提供的恒定电流后，通过自身的运转来产生带隙基准电压VREF，并把它作为整个带隙基准源的输出。