| 摘要 |
本发明的课题是在于提供一种可减少设于基板的配线图案的导通检查时之检查次数，缩短检查时间之基板检查方法及基板检查装置。其解决手段系根据储存于记忆部的网路(net)资讯来将设于基板10的配线图案分类成第一～第三组，而进行配线图案的导通检查。在第一组中分类有只连接表面11侧的上端子T间的配线图案，在第二组中分类有只连接背面12侧的上端子B间的配线图案，在第三组中分类有连接表面11侧的上端子T与背面12侧的下端子B之间的配线图案。第一组的配线图案与第二组的配线图案是并行检查。在一个的接触子32具备二个的接触端子32a，32b，在导通检查前，根据二个接触端子32a，32b间的导通状态来进行端子32a，32b与端子T，B的接触检查。 |
