| 主权项 |
1.一种具有至少一个延迟线的延迟锁定回路,包括: 一缓冲装置,系对应于外部钟脉之同相而输出一第 1钟脉并对应于外部钟脉之不同相而可输出一第2 钟脉; 一相位比较器,系在比较第1钟脉与一回授钟脉的 相位后,可输出一控制信号以增加/减少一延迟量; 一移位暂存器,系依该控制信号而可输出一移位信 号;及 一多工装置,系利用该相位比较器之输出及该移位 暂存器之输出而可选择该第1与第2钟脉间的一个 钟脉。 2.如申请专利范围第1项之延迟锁定回路,其中当该 第1钟脉落后于该回授钟脉而减少延迟量之该控制 信号为输入于该多工装置时,多工装置系选择第2 钟脉。 3.如申请专利范围第1项之延迟锁定回路,其中当该 第2钟脉超前于该回授钟脉而增加延迟量之该控制 信号为输入于该多工装置时,多工装置系选择第1 钟脉。 4.如申请专利范围第1项之延迟锁定回路,其中输入 该多工装置之移位暂存器的输出为最大的移位位 元信号或为最小的移位位元信号。 5.如申请专利范围第1项之延迟锁定回路,其中该相 位比较器系当第1信号在该回授钟脉上升缘部处为 逻辑低准位时输出控制信号以增加延迟量,并当第 1信号在该回授钟脉上升缘部处为逻辑高准位时输 出控制信号以减少延迟量。 6.如申请专利范围第4项之延迟锁定回路,其中该多 工装置包括: 一多工器选择器,系利用该相位比较器的输出与该 移位暂存器的输出而选择该第1及第2钟脉间的一 个钟脉;及 一多工器,用以输出在该缓冲器之第1与第2钟脉间 所选择的一个钟脉。 7.如申请专利范围第6项之延迟锁定回路,其中该多 工器选择器包括: 一第1 NAND闸,用以对最小的移位位元信号及指令实 行逻辑NAND操作以减少延迟量; 一第2 NAND闸,用以对最大的移位位元信号及指令实 行逻辑NAND操作以增加延迟量; 一NOR闸,用以对第1及第2 NAND闸的输出实行逻辑NOR 操作; 一多数表决器(majority voter),当该NOR闸之输出维持 一个预定的时间时,可输出一预设的信号; 一开关,系以该多数表决器之输出作切换并以一重 置信号作重置;及 一闩锁,用以将该开关之输出作闩锁。 8.如申请专利范围第7项之延迟锁定回路,其中该多 数表决器包括: 以串联连接之第1-第3D双稳态多谐振荡器,用以接 收该多数表决器之NOR闸的输出;及 一AND闸,用以对该第1-第3D双稳态多谐振荡器遂行 逻辑AND闸操作。 9.如申请专利范围第8项之延迟锁定回路,其中该缓 冲器包括: 一第1输入缓冲器,用以接收经由正端的外部钟脉 信号并接收经由负端的外部钟脉反相信号;及 一第2输入缓冲器,用以接收经由负端的外部钟脉 信号并接收经由正端的外部钟脉反相信号。 10.一种具有至少一个延迟线的延迟锁定回路,包括 : 一缓冲装置,系对应于外部钟脉的同相而可输出一 第1钟脉并对应于外部钟脉的不同相而可输出一第 2钟脉; 一相位比较器,在比较该外部钟脉与一回授钟脉的 相位后,可输出一控制信号以增加/减少延迟量; 一移位暂存器,系依该控制信号而可输出一移位信 号;及 一多工装置,系利用该相位比较器的输出及该移位 暂存器的输出而可选择该第1与第2钟脉间的一个 钟脉。 11.如申请专利范围第10项之延迟锁定回路,其中当 第1钟脉落后于该回授钟脉且减少延迟量之控制信 号输入于该多工装置时,多工装置系选择第2钟脉 。 12.如申请专利范围第10项之延迟锁定回路,其中当 第2钟脉超前于该回授钟脉且增加延迟量之控制信 号为输入于该多工装置时,多工装置系选择第1钟 脉。 13.如申请专利范围第10项之延迟锁定回路,其中该 多工装置包括: 一多工器选择器,系利用该相位比较器的输出及该 移位暂存器的输出而可输出一选择信号用以选择 第1及第2钟脉间的一个钟脉;及 一多工器,用以输出经选择来自该缓冲器之第1及 第2钟脉间的一个钟脉。 14.如申请专利范围第13项之延迟锁定回路,其中该 多工器选择器包括: 一第1 NAND闸,用以对最小的移位位元信号及指令实 行逻辑NAND操作以减少延迟量; 一第2 NAND闸,用以对最大的移位位元信号及指令实 行逻辑NAND操作以增加延迟量; 一NOR闸,用以对第1及第2 NAND闸之输出实行逻辑NOR 操作; 一多数表决器,当该NOR闸之输出维持一预定的时间 时,可输出一预设的信号; 一开关,系以该多数表决器作切换并以一重置信号 作重置;及 一闩锁,用以闩锁该开关的输出。 15.一种具有至少一个延迟线之延迟锁定回路的锁 定方法,包括下列步骤: a)对应于外部钟脉的同相输出一第1钟脉并对应于 外部钟脉的不同相输出一第2钟脉; b)比较外部钟脉与一回授钟脉之相位而输出指令 以增加或减少延迟量; c)依指令输出一移位信号以增加或减少延迟量;及 d)利用指令及移位信号选择第1与第2钟脉间的一个 钟脉。 16.如申请专利范围第15项之锁定方法,其中步骤d) 为当行经延迟线之第1与第2钟脉中的一个钟脉相 位作最小的延迟且为输入减少延迟量的指令时,系 遂行选择其他的钟脉。 17.如申请专利范围第15项之锁定方法,其中步骤d) 为当行经延迟线之第1与第2钟脉中的一个钟脉相 位作最大的延迟且为输入增加延迟量的指令时,系 遂行选择其他的钟脉。 18.如申请专利范围第15项之锁定方法,其中步骤d) 系含下列步骤: d1)利用指令及移位信号而输出一选择信号用以选 择第1及第2钟脉中的一个钟脉;及 d2)输出由一控制信号作控制之第1及第2钟脉中经 选择的一个钟脉。 图式简单说明: 第1图为半导体记忆装置所使用之先前以暂存器控 制的DLL方块图。 第2A、2B图为先前DLL所希之延迟量的时序图,其目 的系内部钟脉可和外部钟脉同步化。 第3图为另一种先前DLL的方块图,用于半导体记忆 装置中以克服如上述的缺点。 第4A、4B图为该另一种先前DLL的锁定程序时序图。 第5图为依该另一种先前DLL的相位错误时序图。 第6图为依本发明一代表性实施例,关于半导体记 忆装置的延迟锁定回路方块图。 第7、8图为依本发明实施例DLL之锁定程序时序图 。 第9图为依本发明实施例DLL之多工器电路图。 第10图为依本发明实施例多工器之多数表决器方 块图。 |
