| 主权项 |
1.一种静电放电防护架构,包括: 一基底; 一埋藏层,设置于上述基底中; 一第一高压井区,覆盖上述埋藏层; 一第二高压井区,覆盖上述埋藏层,并且与上述第 一高压井区有实体接触,上述第一高压井区与第二 高压井区具有相反的导电型态; 一第一场区,从上述第一高压井区的内部伸至上述 第二高压井区; 一第一掺杂区,设置于上述第一高压井区中,并且 与上述第一场区有实体接触;以及 一第二掺杂区,设置于上述第二高压井区中,并且 与上述第一场区有实体接触,其中上述第一掺杂区 与第二掺杂区系分别与上述第二高压井区具有相 同导电型态的一杂质执行高掺杂。 2.如申请专利范围第1项所述之静电放电防护架构, 其中上述第一高压井区以及基底系为P型,且上述 第二高压井区、埋藏层、第一掺杂区以及第二掺 杂区系为N型。 3.如申请专利范围第1项所述之静电放电防护架构, 其中上述第一场区系为一浅沟槽隔离区。 4.如申请专利范围第1项所述之静电放电防护架构, 其中上述第一场区系为一场氧化层。 5.如申请专利范围第1项所述之静电放电防护架构, 更包括一第三掺杂区,设置于上述第一高压井区中 ,其中上述第三掺杂区的导电型态与上述第一高压 井区的导电型态相同,且其中上述第一掺杂区系与 第三掺杂区电性连接。 6.如申请专利范围第5项所述之静电放电防护架构, 更包括一第二场区,设置于上述第一掺杂区与第三 掺杂区之间,且上述第二场区与上述第一掺杂区以 及第三掺杂区有实体接触。 7.如申请专利范围第1项所述之静电放电防护架构, 其中上述第一掺杂区以及第二掺杂区分别具有约 大于1020/cm3的掺杂浓度。 8.如申请专利范围第1项所述之静电放电防护架构, 其中上述埋藏层具有约介于1016/cm3与1018/cm3之间的 掺杂浓度。 9.如申请专利范围第1项所述之静电放电防护架构, 其中上述第一高压井区以及第二高压井区分别具 有约介于约介于1015cm3与1016/cm3之间的掺杂浓度。 10.如申请专利范围第1项所述之静电放电防护架构 ,更包括: 一电源供应节点,电性耦接至上述第一掺杂区;以 及 一参考节点,电性耦接至上述第二掺杂区,其中上 述参考节点系电性耦接至容易受到静电放电破坏 之一电路。 11.如申请专利范围第1项所述之静电放电防护架构 ,其中上述电源供应节点系耦接至接地点。 12.如申请专利范围第1项所述之静电放电防护架构 ,其中上述架构系设置于一半导体晶片中,且其中 上述第一掺杂区以及第二掺杂区系电性耦接至上 述半导体晶片之输入/输出接合垫。 13.如申请专利范围第1项所述之静电放电防护架构 ,其中上述架构系封装于一套装中,且其中上述第 一掺杂区以及第二掺杂区系电性耦接至上述套装 中。 14.一种静电放电防护架构,包括: 一NPN双极电晶体,包括: 一基极,由一P型高压井区所形成; 一射极,设置于上述基极中,上述射极系与一N型杂 质执行高掺杂;以及 一集极,由一N型高压井区所形成,上述集极系与上 述基极有实体接触; 一高掺杂N型区,设置于上述N型高压井区中,其中上 述射极系透过一第一场区与上述高掺杂N型区分离 ,且上述射极以及高掺杂N型区分别与上述第一场 区有实体接触; 一N型埋藏层,设置于上述NPN双极电晶体下;以及 一P型基底,设置于上述N型埋藏层下。 15.如申请专利范围第14项所述之静电放电防护架 构,更包括一高掺杂P型区以及一第二场区,设置于 上述P型高压井区中,其中上述高掺杂P型区系透过 上述第二场区与上述射极分离。 16.如申请专利范围第14项所述之静电放电防护架 构,更包括: 一电源供应节点,电性耦接至上述射极;以及 一参考节点,电性耦接至上述集极,其中上述参考 节点系电性耦接至容易受到静电放电破坏之一电 路。 17.如申请专利范围第16项所述之静电放电防护架 构,其中上述电源供应节点系耦接至接地点。 18.一种半导体晶片,包括: 一NPN双极电晶体,包括: 一基极,由P型之一第一高压井区所形成; 一射极,设置于上述基极中,上述射极系与一N型杂 质执行高掺杂;以及 一集极,由N型之一第二高压井区所形成,上述集极 系与上述基极有实体接触; 一高掺杂N型区,设置于上述第二高压井区中,其中 上述射极系透过一第一场区与上述高掺杂N型区分 离,且上述射极以及高掺杂N型区系分别与上述第 一场区有实体接触; 一高掺杂P型区以及一第二场区,设置于上述第一 高压井区中,其中上述高掺杂P型区系透过上述第 二场区与上述射极分离; 一第一接触垫,电性耦接至上述高掺杂P型区以及 射极; 一第二接触垫,电性耦接至高掺杂N型区; 一N型埋藏层,设置于上述NPN双极电晶体下;以及 一P型基底,设置于上述N型埋藏层下。 19.如申请专利范围第18项所述之半导体晶片,更包 括一积体电路,电性耦接于上述第一接触垫与第二 接触垫之间。 20.如申请专利范围第18项所述之半导体晶片,其中 上述第一接触垫系电性耦接至一电压供应器。 21.一种半导体静电放电防护装置的制造方法,包括 : 提供具有一第一导电型态之一基底; 于上述基底之上部形成一埋藏层,上述埋藏层具有 不同于上述第一导电型态之一第二导电型态; 于上述埋藏层上方形成具有上述第一导电型态之 一掺杂半导体层; 遮蔽部分上述掺杂半导体层; 将上述掺杂半导体层与具有上述第二导电型态之 一杂质执行掺杂,其中被遮蔽的部分上述掺杂半导 体层系形成一第一高压井区,且未遮蔽的部分上述 掺杂半导体层系形成一第二高压井区; 于上述第一高压井区延伸至上述第二高压井区处 形成一第一场区;以及 于上述第一高压井区中形成一第一掺杂区,上述第 一掺杂区系与上述第一场区实体接触,且于上述第 二高压井区中形成一第二掺杂区,上述第二掺杂区 系与上述第一场区实体接触,其中上述第一、第二 掺杂区具有上述第二导电型态。 22.如申请专利范围第21项所述之半导体静电放电 防护装置的制造方法,其中上述第一导电型态系为 P型,其中上述第二导电型态系为N型。 23.如申请专利范围第21项所述之半导体静电放电 防护装置的制造方法,其中形成上述掺杂半导体层 的步骤包括磊晶成长上述掺杂半导体层。 24.如申请专利范围第21项所述之半导体静电放电 防护装置的制造方法,其中形成上述第一、第二高 压井区的步骤包括于深度相当于上述掺杂半导体 层之厚度处掺杂一杂质。 25.如申请专利范围第21项所述之半导体静电放电 防护装置的制造方法,更包括: 于上述第一高压井区中形成具有上述第一导电型 态之一第三掺杂区;以及 将上述第一掺杂区电性连接至上述第三掺杂区。 26.如申请专利范围第25项所述之半导体静电放电 防护装置的制造方法,更包括形成一第二场区,使 上述第一掺杂区与第三掺杂区分离。 图式简单说明: 第1图系显示传统作为静电放电防护装置之高压 NMOS装置。 第2~4、5A、5B及6~9图系显示根据本发明较佳实施例 所述之制程中间阶段的剖面图。 第10图以及第11图系显示根据本发明较佳实施例所 述之示范布局。 第12A图以及第12B图系分别显示晶片级与封装级之 示范防护架构。 第13图系显示传统高压NMOS装置之实验结果,其中每 当高压NMOS装置 第14图系显示根据本发明较佳实施例所述之静电 放电防护装置之实验结果,其中每当NPN电晶体受到 静电放电压力后,其漏电流并不会增加。 |
