| 发明名称 | 肖特基势垒半导体器件 | ||
| 摘要 | 本发明揭示一种肖特基势垒半导体器件，在低浓度的半导体层102的层内形成到达半导体基板101的沟槽103，在沟槽103之间形成台面部102a，通过这样对于浪涌电压及过渡电压实现高耐久性。 | ||
| 申请公布号 | CN101114670A | 申请公布日期 | 2008.01.30 |
| 申请号 | CN200710138424.4 | 申请日期 | 2007.07.27 |
| 申请人 | 松下电器产业株式会社 | 发明人 | 大西一洋 |
| 分类号 | H01L29/40(2006.01);H01L29/47(2006.01);H01L29/41(2006.01) | 主分类号 | H01L29/40(2006.01) |
| 代理机构 | 上海专利商标事务所有限公司 | 代理人 | 沈昭坤 |
| 主权项 | 1.一种半导体器件，其特征在于，在半导体基板的一个主面上形成杂质浓度比所述半导体基板要低的低浓度的半导体层，在所述半导体层内形成从层表面到所述半导体基板的多个沟槽，将所述半导体层内的所述沟槽之间形成为台面部，在所述台面部与所述沟槽的边界部形成绝缘膜，在被所述绝缘膜包围的所述沟槽的内部形成第1电极，在所述半导体层的表面覆盖第1电极地形成第2电极，第2电极与所述半导体层形成肖特基结，同时第2电极与第1电极形成欧姆接合，在所述半导体基板的另一个主面上形成第3电极。 | ||
| 地址 | 日本大阪府 | ||