同步使能型条件预充CMOS触发器

摘要

同步使能型条件预充CMOS触发器，属于D触发器技术领域，其特征在于，它有同步使能电路以及第一、第二两级锁存其一次串接构成，所述同步使能电路含有两个CMOS传输门，它的输入分别是输入数据信号和第二级锁存器中的一个输出信号，两个传输们分别在同步使能信号以及反相信号控制下向第一级锁存器输出同步使能的输入数据信号；第一级锁存器采用有输入数据信号控制的条件预充电路，降低了电路功耗；第二级锁存器有两个相同电路参数的单相时钟锁存器构成，输出端上升沿和下降沿延时对称，还在两锁存器输出端接一个保持电路，实现时钟信号为低时电位的保持确定。

主权项

1.同步便能型条件预充CMOS触发器，其特征在于，所述CMOS触发器是上升沿触发器，含有第一级锁存器，第二级锁存器，以及同步使能电路，其中：第一级锁存器，含有第一或逻辑电路，第二或逻辑电路，第一PMOS管(MP1)，第二PMOS管(MP2)，第三PMOS管(MP3)，第四PMOS管(MP4)，第四NMOS管(MN4)，第五NMOS管(MN5)，第二NMOS管(MN2)，第三NMOS管(MN3)，第一NMOS管(MN1)，第一反相器(φ1)，其中：第一或逻辑电路，含有第八NMOS管(MN8)和第九NMOS管(MN9)，该第八NMOS管(MN8)和第九NMOS管(MN9)的漏极相连，衬底相连后接地，该第八NMOS管(MN8)的源极和栅极接第一数据信号(VD)，该第九NMOS管(MN9)的栅极接第二数据信号(VDb)，该第二数据信号(VDb)是所述第一数据信号(VD)的反相信号，该第九NMOS管(MN9)的源极接时钟信号(CLK)，第二或逻辑电路，含有第十NMOS管(MN10)和第十一NMOS管(MN11)，该第十NMOS管(MN10)和第十一NMOS管(MN11)的漏极相连，衬底相连后接地，该第十NMOS管(MN10)的源极和栅极接第二数据信号(VDb)，该第十一NMOS管(MN11)的栅极接第一数据信号(VD)，该第十一NMOS管(MN11)的源极接时钟信号(CLK)，第一PMOS管(MP1)，所述第一或逻辑电路中的时钟信号(CLK)和第二数据信号(VDb)组成或逻辑，并经过第九NMOS管(MN9)的漏极和所述第一PMOS管(MP1)的栅极相连，该第一PMOS管(MP1)的源极和衬底相连后接电源电压(VDD)，第二PMOS管(MP2)，所述第二或逻辑电路中的时钟信号(CLK)和第一数据信号(VD)组成或逻辑，并经过所述第十一NMOS管(MN11)的漏极与所述第二PMOS管(MP2)的栅极相连，该第二PMOS管(MP2)的源极和衬底相连后接电源电压(VDD)，第三PMOS管(MP3)，该第三PMOS管(MP3)的源极在和衬底相连后接电源电压(VDD)，第四PMOS管(MP4)，该第四PMOS管(MP4)的源极在和衬底相连后接电源电压(VDD)，第四NMOS管(MN4)，该第四NMOS管(MN4)的源极同时和所述第一PMOS管(MP1)和第三PMOS管(MP3)的漏极、第四PMOS管(MP4)的栅极相连后形成第一节点(SALATCH_N)，该第四NMOS管(MN4)的栅极同时和所述第三PMOS管(MP3)的栅极、第四PMOS管(MP4)和第二PMOS管(MP2)的漏极相连后形成第二节点(SALATCH_P)，该第四NMOS管(MN4)的衬底接地，第五NMOS管(MN5)，该第五NMOS管(MN5)的源极和所述第二节点(SALATCH_P)相连，该第五NMOS管(MN5)的栅极和所述第一节点(SALATCH_N)相连，该第五NMOS管(MN5)的衬底接地，第二NMOS管(MN2)，该第二NMOS管(MN2)的源极和所述第四NMOS管(MN4)的漏极相连，该第二NMOS管(MN2)的衬底接地，第三NMOS管(MN3)，该第三NMOS管(MN3)的源极和所述第五NMOS管(MN5)的漏极相连，该第三NMOS管(MN3)的衬底接地，第一NMOS管(MN1)，该第一NMOS管(MN1)的源极同时和所述第二NMOS管(MN2)和第三NMOS管(MN3)的漏极相连，该第一NMOS管(MN1)的栅极接时钟信号(CLK)，该第一NMOS管(MN1)的衬底接地，第一反相器(φ1)，该第一反相器(φ1)的输入端和所述第二NMOS管(MN2)的栅极相连，该第一反相器(φ1)的输出端是与所述第三NMOS管(MN3)的栅极相连；第二级锁存器，含有第七PMOS管(MP0_1)，第八PMOS管(MP0_2)，第十四NMOS管(MN1_1)，第十五NMOS管(MN1_2)，第二反相器(φ2)和第三反相器(φ3)，第十二NMOS管(MN0V_1)，第十三NMOS管(MN0_2)，第四反相器(φ4)，和第五反相器(φ5)，其中：第七PMOS管(MP0_1)，该第七PMOS管(MP0_1)的源极和衬底相连后接电源电压(VDD)，该第七PMOS管(MP0_1)的栅极接所述第二节点(SALATCH_P)，第八PMOS管(MP0_2)，该第八PMOS管(MP0_2)的源极和衬底相连后接电源电压(VDD)，该第八PMOS管(MP0_2)的栅极接所述第一节点(SALATCH_N)，第十四NMOS管(MN1_1)，该第十四NMOS管(MN1_1)的栅极接所述第二节点(SALATCH_P)，该第十四NMOS管(MN1_1)的衬底接地，第十五NMOS管(MN1_2)，该第十五NMOS管(MN1_2)的栅极接所述第一节点(SALATCH_N)，该第十五NMOS管(MN1_2)的衬底接地，第二反相器(φ2)和第三反相器(φ3)，该第二反相器(φ2)的输入端在和第三反相器(φ3)的输出端相连后再同时与所述第七PMOS管(MP0_1)的漏极以及第十四NMOS管(MN1_1)的源极相连，形成第三节点(QI)，第二反相器(φ2)的输出端在和第三反相器(φ3)的输入端相连后再和所述第八PMOS管(MP0_2)的漏极以及第十五NMOS管(MN1_2)的源极相连，形成第四节点(QNI)，第十二NMOS管(MN0_1)，该第十二NMOS管(MN0_1)的漏极在和衬底相连后接地，该第十二NMOS管(MN0_1)的栅极接时钟信号(CLK)，源极接所述第十四NMOS管(MN1_1)的漏极，第十三NMOS管(MN0_2)，该第十三NMOS管(MN0_2)的漏极在和衬底相连后接地，栅极接时钟信号(CLK)，源极接所述第十五NMOS管(MN1_2)的漏极，第四反相器(φ4)，该第四反相器(φ4)的输入端与所述第四节点(QNI)相连，输出为所述CMOS触发器的第一输出信号(Qb)，第五反相器(φ5)，该第五反相器(φ5)的输入端与所述第三节点(QI)相连，输出为所述CMOS触发器的第二输出信号(Q)；同步使能电路，含有第零反相器(φ0)，第一CMOS传输门，以及第二CMOS传输门，其中：第零反相器(φ0)，该第零反相器(φ0)的输入端与同步使能信号(E)相连，输出信号为第三数据信号(EN)，第一CMOS传输门，含有两个相互并联的第五PMOS管(MPV)和第六NMOS管(MNN)，所述第五PMOS管(MPV)和第六NMOS管(MNN)的源极相连后接输入数据信号(D)，所述第五PMOS管(MPV)和第六NMOS管(MNN)的漏极相连后接所述第一级锁存器的第二NMOS管(MN2)的栅极，所述第五PMOS管(MPV)的衬底接电源电压(VDD)，第六NMOS管(MNN)的衬底接地，第二CMOS传输门，含有两个相互并联的第六PMOS管(MPV’)和第七NMOS管(MNN’)，所述第六PMOS管(MPV’)和第七NMOS管(MNN’)的漏极并联后接所述第一级锁存器的第二NMOS管(MN2)的栅极，所述第六PMOS管(MPV’)和第七NMOS管(MNN’)的源极并联后接所述第二级锁存器内的第四节点(QNI)，同步使能信号(E)同时与所述第六NMOS管(MNN)和第六PMOS管(MPV’)的栅极相连，所述第三数据信号(EN)分别接所述第五PMOS管(MPV)和第七NMOS管(MNN’)的栅极，所述第六PMOS管(MPV’)的衬底接电源电压(VDD)，第七NMOS管(MNN’)的衬底接地。