| 主权项 |
1.一种记忆体定址转换电路,包含: 复数个输入缓存电路,该复数个输入缓存电路储存 一第一记忆体位址之第0位元至第7位元与第9位元 至第22位元; 复数个输出电路,该复数个输出电路输出一第二记 忆体位址,该第二记忆体位址至少包含第0位元至 第7位元及第9位元至第23位元; 复数个转址电路,该复数个输出电路透过该复数个 转址电路输出该复数个缓存电路所储存的値,其中 该第二记忆体位址之第0位元至第7位元、第9位元 至第11位元、第13位元至第23位元分别为该第一记 忆体位址之第0位元至第7位元、第9位元至第11位 元、第12位元至第22位元; 至少1个位址输入电路,该至少1个位址输入电路电 性耦合至该复数个输出电路,至少提供该第二记忆 体位址之第12位元値;以及 一记忆体,该记忆体依据该第二记忆体位址定址至 223个位元组之一,并且该记忆体之定址空间不小于 224个位元组。 2.如申请专利范围第1项所述之记忆体定址转换电 路,其中上述之复数个输出电路更包含输出复数个 位元之资料字元。 3.如申请专利范围第1项所述之记忆体定址转换电 路,其中上述之复数个输出电路更包含输出复数个 位元之命令字元。 4.如申请专利范围第1项所述之记忆体定址转换电 路,其中上述之至少1个位址输入电路更包含提供 该第二记忆体位址之第24位元的値。 5.如申请专利范围第4项所述之记忆体定址转换电 路,其中上述之复数个转址电路包含8个多工器,每 一个多工器具有至少5个位元的输入与1个位元的 输出。 6.如申请专利范围第5项所述之记忆体定址转换电 路,其中上述之5个位元的输入中的至少3个以该第 二记忆体位址中的至少3个位元做为输入。 7.如申请专利范围第6项所述之记忆体定址转换电 路,其中上述之8个多工器包含: 一第一多工器,该第一多工器以一命令字元之第0 位元、该第二记忆体位址中的第0位元、第9位元 、第17位元与一资料字元之第0位元做为输入; 一第二多工器,该第二多工器以该命令字元之第1 位元、该第二记忆体位址中的第1位元、第10位元 、第18位元与该资料字元之第1位元做为输入; 一第三多工器,该第三多工器以该命令字元之第2 位元、该第二记忆体位址中的第2位元、第11位元 、第19位元与该资料字元之第2位元做为输入; 一第四多工器,该第四多工器以该命令字元之第3 位元、该第二记忆体位址中的第3位元、第12位元 、第20位元与该资料字元之第0位元做为输入; 一第五多工器,该第五多工器以该命令字元之第4 位元、该第二记忆体位址中的第4位元、第13位元 、第21位元与该资料字元之第4位元做为输入; 一第六多工器,该第六多工器以该命令字元之第5 位元、该第二记忆体位址中的第5位元、第14位元 、第22位元与该资料字元之第5位元做为输入; 一第七多工器,该第七多工器以该命令字元之第6 位元、该第二记忆体位址中的第6位元、第15位元 、第23位元与该资料字元之第6位元做为输入;以及 一第八多工器,该第八多工器以该命令字元之第7 位元、该第二记忆体位址中的第7位元、第16位元 、第24位元与该资料字元之第7位元做为输入。 8.如申请专利范围第7项所述之记忆体定址转换电 路,其中上述之记忆体之定址空间为224个位元组, 并且该第二记忆体位址中的第24位元为0。 9.如申请专利范围第7项所述之记忆体定址转换电 路,其中上述之记忆体之定址空间为225个位元组, 并且该第二记忆体位址中的第24位元为0。 10.如申请专利范围第6项所述之记忆体定址转换电 路,其中上述之至少1个位址输入电路更包含提供 该第二记忆体位址之第25位元至第32位元的値。 11.如申请专利范围第10项所述之记忆体定址转换 电路,其中上述之8个多工器包含: 一第一多工器,该第一多工器以一命令字元之第0 位元、该第二记忆体位址中的第0位元、第9位元 、第17位元、第25位元与一资料字元之第0位元做 为输入; 一第二多工器,该第二多工器以该命令字元之第1 位元、该第二记忆体位址中的第1位元、第10位元 、第18位元、第26位元与该资料字元之第1位元做 为输入; 一第三多工器,该第三多工器以该命令字元之第2 位元、该第二记忆体位址中的第2位元、第11位元 、第19位元、第27位元与该资料字元之第2位元做 为输入; 一第四多工器,该第四多工器以该命令字元之第3 位元、该第二记忆体位址中的第3位元、第12位元 、第20位元、第28位元与该资料字元之第0位元做 为输入; 一第五多工器,该第五多工器以该命令字元之第4 位元、该第二记忆体位址中的第4位元、第13位元 、第21位元、第29位元与该资料字元之第4位元做 为输入; 一第六多工器,该第六多工器以该命令字元之第5 位元、该第二记忆体位址中的第5位元、第14位元 、第22位元、第30位元与该资料字元之第5位元做 为输入; 一第七多工器,该第七多工器以该命令字元之第6 位元、该第二记忆体位址中的第6位元、第15位元 、第23位元、第31位元与该资料字元之第6位元做 为输入;以及 一第八多工器,该第八多工器以该命令字元之第7 位元、该第二记忆体位址中的第7位元、第16位元 、第24位元、第32位元与该资料字元之第7位元做 为输入。 12.如申请专利范围第7项所述之记忆体定址转换电 路,其中上述之记忆体之定址空间为226个位元组, 并且该第二记忆体位址中的第24位元至第32位元为 0。 13.如申请专利范围第1项所述之记忆体定址转换电 路,更包含一保护电路,该保护电路输出一致能讯 号,该记忆体系在接收到该致能讯号后才依据该第 二记忆体位址定址至223个位元组之一。 14.如申请专利范围第13项所述之记忆体定址转换 电路,其中上述之保护电路包含: 一计数器,该计数器依据一时脉之输入累加以输出 一计数値;以及 一比较器,该比较器系比较该计数値与一预设値, 并且在该计数値与该预设値匹配后输出该致能讯 号。 15.如申请专利范围第13项所述之记忆体定址转换 电路,其中上述之记忆体之输入电压系在该计数値 与该预设値匹配前高于一门槛限値。 图式简单说明: 第一图系为本新型之电路示意图; 第二图系为本新型之输入缓存模组与转址模组之 电路示意图; 第三图与第四图系为本新型之输出模组之电路示 意图; 第五图与第六图系为本新型之保护电路之电路示 意图;以及 第七图系为本新型之时序示意图。 |
