| 主权项 |
1.一种记忆体模组缓冲器,包含: 一主机端记忆体通道埠及一记忆体元件通道埠; 一命令解码器,用来解码于该主机端记忆体通道埠 接收之命令,该等命令包括至少一隐含命令型;以 及 一记忆体元件存取控制器,用来回应该具有一隐含 命令型之一命令,产生至少一外显记忆体存取命令 给该记忆体元件通道埠。 2.如申请专利范围第1项之记忆体模组缓冲器,其中 该至少一隐含命令型包括至少一隐含写入命令,该 至少一隐含写入命令具有指定记忆体欲被写入之 一第一区的一种命令格式;且包括较填补记忆体该 区所需者为少之外显写入资料,该缓冲器进一步包 含一写入资料产生器,用来根据该隐含写入命令形 成隐含写入资料。 3.如申请专利范围第2项之记忆体模组缓冲器,其中 该至少一隐含写入命令包括一拷贝命令,该拷贝命 令指定记忆体欲被读取来形成该隐含写入资料之 一第二区,该记忆体元件存取控制器回应于该拷贝 命令,使该缓冲器由该记忆体第二区读取资料而形 成该隐含写入资料。 4.如申请专利范围第3项之记忆体模组缓冲器,其中 当该记忆体第二区之尺寸系小于该记忆体第一区 时,该写入资料产生器经由重复至少若干来自该记 忆体第二区之资料而形成隐含写入资料。 5.如申请专利范围第2项之记忆体模组缓冲器,其中 该至少一隐含写入命令包括一个包含一资料値之 命令;以及其中该写入资料产生器系经由对遍布该 记忆体第一区之复数个位址重复该资料値而形成 隐含写入资料。 6.如申请专利范围第2项之记忆体模组缓冲器,其中 该至少一隐含写入资料包括指示有一预先界定样 式欲被写至该记忆体第一区之一命令;以及其中该 写入资料产生器系经由重复产生该预先界定样式 而形成隐含写入资料。 7.如申请专利范围第6项之记忆体模组缓冲器,进一 步包含一样式暂存器,其系耦合至该写入资料产生 器来储存该预先界定样式。 8.如申请专利范围第6项之记忆体模组缓冲器,其中 该预先界定样式系至少部分依欲写入之位址而定; 以及其中该写入资料产生器系使用欲写入之该位 址的至少一部分而形成隐含写入资料。 9.如申请专利范围第2项之记忆体模组缓冲器,其中 该至少一隐含写入命令包括一命令,该命令具有可 指定该记忆体第一区为复数个非连续子区组成之 一非连续区的一种格式,该记忆体元件存取控制器 可指示循序写至该等复数个非连续子区之各个子 区。 10.如申请专利范围第9项之记忆体模组缓冲器,其 中该记忆体元件存取控制器可回应于指定一起点 位址、写入长度、跨越长度、及子区数目之一命 令格式,重复写入资料至等于该写入长度之一位址 范围,以及跨越等于该跨越长度之一位址范围,直 至已经写入等于该指定数目之子区之子区数目为 止。 11.如申请专利范围第2项之记忆体模组缓冲器,其 中该写入资料产生器包含一错误校正码产生器,其 可产生一错误校正码作为隐含写入资料字组之一 部分。 12.如申请专利范围第2项之记忆体模组缓冲器,其 中该记忆体元件通道埠具有一种资料宽度,该缓冲 器进一步包含一资料遮罩产生器,用来在一隐含命 令指定一部分宽度写入命令时,响应于一隐含命令 型,于写入期间遮罩一部分该资料宽度。 13.如申请专利范围第1项之记忆体模组缓冲器,进 一步包含一暂停功能,于与一隐含命令型之一第一 命令相关之活动期间,当接收到要求存取该记忆体 元件通道埠之一第二命令时,该暂停功能由该命令 解码器致动,该记忆体元件存取控制器藉由于该第 二命令执行之同时暂停该第一命令的执行,来响应 该暂停功能。 14.如申请专利范围第1项之记忆体模组缓冲器,进 一步包含供该记忆体模组缓冲器设定来指出具有 一隐含命令型之一搁置命令的状态之一完成暂存 器,其中储存于该完成暂存器中之値系可由该主机 端记忆体通道埠存取。 15.如申请专利范围第1项之记忆体模组缓冲器,其 中该记忆体元件存取控制器可回应指定一起点位 址、读取长度、跨越长度及子区数目之一命令格 式,重复由等于该读取长度之一位址范围读取资料 ,以及跨越等于该跨越长度之一位址范围,直至等 于该指定数目之子区之子区数目被读取为止。 16.一种将资料写入缓冲式记忆体模组上之记忆体 之方法,该方法包含下列步骤: 于该模组上之一缓冲器,接收指定针对该记忆体的 一隐含写入动作之一命令; 回应于该隐含命令,形成至少一第一资料字组/第 一写入位址组合供一针对该记忆体之外显写入动 作使用;以及 传输该资料字组及写入位址至该记忆体作为一第 一外显写入命令之一部分。 17.如申请专利范围第16项之方法,进一步包含: 回应于该隐含命令,由该记忆体读取一被储存之资 料字组;以及 使用该被储存之资料字组,形成该至少一资料字组 。 18.如申请专利范围第17项之方法,其中由该记忆体 读取一储存之资料字组、以及使用该储存之资料 字组形成该至少一资料字组之动作,系回应于该隐 含命令对复数个记忆体位置重复执行。 19.如申请专利范围第16项之方法,其中形成至少一 资料字组/写入位址组合供针对该记忆体之一外显 写入动作使用的步骤,包含对复数个写入位址重复 一由该隐含命令所指定之资料値。 20.如申请专利范围第19项之方法,其中由该隐含命 令指定之该资料値系经由自一样式暂存器读取一 値决定。 21.如申请专利范围第16项之方法,其中形成至少一 资料字组/写入位址组合的步骤包含形成至少部分 依该写入位址而定之一资料字组。 22.如申请专利范围第16项之方法,其中该命令指定 复数个非连续记忆体子区,该方法进一步包含传输 一第二资料字组及第二写入位址给该记忆体作为 一第二外显写入命令之一部分,该第二写入位址系 与该第一写入位址非连续。 23.如申请专利范围第16项之方法,其中形成至少一 第一资料字组之动作包含产生一欲随该资料字组 写入之错误校正码。 24.一种缓冲式记忆体模组,包含: 复数个记忆体元件;以及 一连接至该等记忆体元件之缓冲器,该缓冲器具有 : 一主机端记忆体通道埠, 一命令解码器,用来解码于该主机端记忆体通道埠 接收之命令,该等命令包括至少一隐含命令型,以 及 一记忆体元件存取控制器,用来回应该具有一隐含 命令型之一命令,产生及传输至少一外显记忆体存 取命令给该等记忆体元件。 25.如申请专利范围第24项之缓冲式记忆体模组,其 中该至少一隐含命令型包括至少一隐含写入命令, 该至少一隐含写入命令具有指定记忆体欲被写入 之一第一区的一种命令格式;且包括较填补记忆体 该区所需者为少的外显写入资料,该缓冲器进一步 包含一写入资料产生器,用来根据该隐含写入命令 形成隐含写入资料。 26.如申请专利范围第24项之缓冲式记忆体模组,其 中该记忆体元件存取控制器可回应于指定一起点 位址、读取长度、跨越长度、及子区数目之一命 令格式,重复自等于该读取长度之一位址范围读取 资料,以及跨越等于该跨越长度之一位址范围,直 至已经由该等记忆体元件读取等于该指定数目之 子区之子区数目为止。 27.一种含有指令之电脑可读媒体,该等指令在由一 处理器执行时会使该处理器进行一种包含下列动 作之方法: 形成一隐含记忆体命令;以及 传输该隐含记忆体命令至一缓冲式记忆体模组,供 扩展成一或多个外显记忆体命令。 28.如申请专利范围第27项之电脑可读媒体,其中该 隐含记忆体命令指定一起点位址、读取长度、跨 越长度及欲读取之子区数目,该方法进一步包含于 知悉该读取长度及跨越长度之状况下,处理由该缓 冲式记忆体模组送返之一读取资料区块。 29.如申请专利范围第27项之电脑可读媒体,其中该 隐含记忆体命令指定一写入命令,以及指示该缓冲 式记忆体模组如何就复数个写入周期建构写入资 料及/或写入位址。 30.一种电脑运算装置,包含: 一处理器; 一第一缓冲式记忆体模组,包含复数个记忆体元件 以及一连接至该等记忆体元件之缓冲器,该缓冲器 具有: 一主机端记忆体通道埠, 一命令解码器,用来解码于该主机端记忆体通道埠 接收之命令,该等命令包括至少一隐含命令型,以 及 一记忆体元件存取控制器,用来回应具有一隐含命 令型之一命令,产生及传输至少一外显记忆体存取 命令给该等记忆体元件;以及 一第一点对点记忆体通道,其耦合该处理器至该缓 冲式记忆体模组。 31.如申请专利范围第30项之电脑运算装置,其中于 该第一缓冲式记忆体模组上之该缓冲器进一步包 含一下游记忆体通道埠,该电脑运算装置进一步包 含: 一第二缓冲式记忆体模组,其具有一主机端记忆体 通道埠;以及 一第二点对点记忆体通道,其连接该第一缓冲式记 忆体模组下游记忆体通道埠至该第二缓冲式记忆 体模组主机端记忆体通道埠; 该电脑运算装置可发出一隐含命令给该第一记忆 体模组,以及在该第一记忆体模组回应于该隐含命 令而执行外显命令时,经由该第一记忆体模组发出 另一命令给该第二记忆体模组。 图式简单说明: 第1图显示先前技术记忆体系统; 第2a图及第2b图显示完全缓冲式双排型记忆体模组 (DIMM)之实体外观; 第3图示意显示二记忆体模组缓冲器连结个别二排 记忆体元件; 第4图显示根据本发明之一具体例,记忆体模组缓 冲器之内部架构;以及 第5图显示可回应隐含记忆体命令之记忆体模组缓 冲器电路。 |
