| 主权项 |
1.一种存取电晶体配置,它包括: 一半导体衬底; 一第一存取电晶体和一第二种存取电晶体,各存取 电晶体都有一闸极和一有源区,该有源区在半导体 衬底内形成; 各有源区包括一位线接触部分,一结点接触部分和 一沟道部分,位元线接触部分和结点接触部分与衬 底的图案表面相邻,而沟道部分把位元线接触部分 和结点接触部分隔开;以及 各闸极部分地被安排在图案表面上方,部分地被安 排在凹进沟槽内,凹进沟槽在各自的结点接触部分 和各自的位元线接触部分之间的衬底内形成,各闸 极借助一闸极电介质与各自的沟道部分隔开,该存 取电晶体配置进一步包括: 一排列在第一和第二存取电晶体之间的隔离电晶 体,第一和第二存取电晶体侧面反转相对地朝向该 隔离电晶体,第一存取电晶体的结点接触部分和第 二存取电晶体的结点接触部分与该隔离电晶体相 邻; 隔离电晶体由隔离闸极线控制,隔离闸极线的一部 分被安排在图案表面上方,一部分被安排在隔离沟 槽内,并借助一隔离闸极电介质与衬底隔开,隔离 沟槽在第一和第二存取电晶体的结点接触部分之 间的衬底内形成。 2.申请专利范围第1项的存取电晶体配置,其中存取 电晶体的凹进沟槽和隔离沟槽具有相同的形状。 3.申请专利范围第2项的存取电晶体配置,其中存取 电晶体的凹进沟槽和隔离沟槽具有相同的尺寸。 4.申请专利范围第3项的存取电晶体配置,其中存取 电晶体的凹进沟槽和隔离沟槽产自共同的图案化 工艺。 5.申请专利范围第4项的存取电晶体配置,其中凹进 沟槽和隔离沟槽为U-形。 6.申请专利范围第1项的存取电晶体配置,其中被施 加给隔离闸极的断开电压等于要断开存取电晶体 时给闸极施加的电压。 7.申请专利范围第1项的存取电晶体配置,其中结点 接触部分和位元线接触部分形成为一第一导电率 类型的掺杂区; 沟道区形成为内在区或者形成为第二导电率类型 的掺杂区,其中第二导电率类型与第一导电率类型 相反,并且其中 结点接触部分和位元线接触部分的掺杂浓度相同 。 8.申请专利范围第1项的存取电晶体配置,进一步包 括第三存取电晶体,第四存取电晶体和另一隔离电 晶体; 其中,第三存取电晶体,第四存取电晶体和另一隔 离电晶体相互间分别与第一存取电晶体,第二存取 电晶体和隔离电晶体对应排列; 其中第三存取电晶体与第二存取电晶体相邻排列, 使第二存取电晶体的位元线接触部分和第三电晶 体的位元线接触部分形成一共同的位元线接触部 分,并使得第二和第三存取电晶体的有源区形成接 壤的半导体线。 9.申请专利范围第7项的存取电晶体配置,进一步包 括半导体线,各半导体线由行绝缘线隔开,其中闸 极是字线的部分,而其中字线垂直于半导体线延伸 。 10.一种半导体记忆体件,它包括 一半导体衬底; 一第一存取电晶体和一第二种存取电晶体,各存取 电晶体都有一闸极和一有源区,该有源区在半导体 衬底内形成; 各有源区包括一位线接触部分,一结点接触部分和 一沟道部分,位元线接触部分和结点接触部分与衬 底的图案表面相邻,而沟道部分把位元线接触部分 和结点接触部分隔开;以及 各闸极至少多个部分被安排在凹进的沟槽内,凹进 沟槽在各自的结点接触部分和各自的位元线接触 部分之间的衬底内形成,各闸极借助一闸极电介质 与各自的沟道部分隔开; 该半导体记忆体件进一步包括: 被安排在图案表面上方的多个存储电容器,各存储 电容器与结点接触部分之一耦合; 一位线,该位线与位元线接触部分耦合;和 一排列在第一和第二存取电晶体之间的隔离电晶 体,第一和第二存取电晶体侧面反转地相对朝向该 隔离电晶体,第一存取电晶体的结点接触部分和第 二存取电晶体的结点接触部分与该隔离电晶体相 邻; 隔离电晶体由隔离闸极线控制,隔离闸极线至少部 分地被安排在隔离沟槽内,并借助一隔离闸极电介 质与衬底隔开,隔离沟槽在第一和第二存取电晶体 的结点接触部分之间的衬底内形成。 11.申请专利范围第10项的半导体记忆体件,其中存 取电晶体的凹进沟槽和隔离沟槽具有相同的形状 。 12.申请专利范围第11项的半导体记忆体件,其中存 取电晶体的凹进沟槽和隔离沟槽具有相同的尺寸 。 13.申请专利范围第12项的半导体记忆体件,其中存 取电晶体的凹进沟槽和隔离沟槽产自共同的图案 化工艺。 14.申请专利范围第10项的半导体记忆体件,其中凹 进沟槽和隔离沟槽为U-形。 15.申请专利范围第10项的半导体记忆体件,其中施 加给隔离闸极的断开电压等于要断开存取电晶体 时施加给闸极的电压。 16.一种半导体记忆体件,它包括 一半导体衬底; 多个第一存取电晶体和多个第二种存取电晶体,各 存取电晶体都有一闸极和一有源区,该有源区在半 导体衬底内形成; 各有源区包括一位线接触部分,一结点接触部分和 一沟道部分,位元线接触部分和结点接触部分与衬 底的图案表面相邻,而沟道部分把位元线接触部分 和结点接触部分隔开;以及 各闸极部分地被安排在图案表面上方,部分地被安 排在凹进的沟槽内,凹进沟槽在各自的结点接触部 分和各自的位元线接触部分之间的衬底内形成,各 闸极借助一闸极电介质与各自的沟道部分隔开; 该半导体记忆体件进一步包括: 多个隔离电晶体,各隔离电晶体排列在一对第一和 第二存取电晶体之间,第一和第二存取电晶体侧面 反转地相对朝向该隔离电晶体,第一存取电晶体的 结点接触部分和第二存取电晶体的结点接触部分 与该隔离电晶体相邻; 多条隔离闸极线借助一隔离闸极电介质与衬底隔 开,这些隔离闸极线至少多个部分被安排在隔离沟 槽内,隔离沟槽在第一和第二存取电晶体的结点接 触部分之间的衬底内形成; 其中多个存取电晶体排列成行,使得相邻的第一和 第二存取电晶体的位元线接触部分形成一条公共 的位元线接触部分,并使得存取电晶体的有源区形 成接壤的半导体线。 图式简单说明: 第1图阐明的是根据现有技术,一个共用位线接触 布局的存取电晶体阵列的横断面图; 第2图阐明的是根据本发明提出凹进沟道器件的第 一实施方案,一个共用位线接触布局的存取电晶体 阵列的横断面图; 第3图阐明的是根据本发明提出U-沟槽器件的第二 实施方案,一个共用位线接触布局的存取电晶体阵 列的横断面图; 第4图是根据本发明实施方案一个存储单元阵列的 简化平面图,这种存储单元阵列共用位元线接触布 局,并具有直的位线; 第5图是根据本发明实施方案一个存储单元阵列的 简化平面图,这种存储单元阵列共用位元线接触布 局,并具有途径曲折的位线; 第6图阐明的是根据本发明进一步实施方案的一个 共用位线接触布局的存取电晶体阵列的横断面图, 方案提出全部埋藏字线。 |
