| 主权项 |
1.一种高频积体电路封装构造,包含: 一基板,其系具有一上表面、一下表面以及复数个 贯穿该上表面至该下表面之凸块容置通孔,且该基 板系包含一线路层; 一晶片,其系具有一主动面以及复数个在该主动面 上之凸块,其中该主动面系贴附于该基板之该上表 面,而使该些凸块系容置于对应之该些凸块容置通 孔内;以及 复数个导电填料,其系形成于该些凸块容置通孔内 ,并电性连接该些凸块至该线路层。 2.如申请专利范围第1项所述之高频积体电路封装 构造,其中该线路层系形成于该基板之该下表面且 包含有复数个连接垫,该些连接垫系位于该些凸块 容置通孔之其中一端缘。 3.如申请专利范围第2项所述之高频积体电路封装 构造,其中该些连接垫系为环形,以围绕对应之该 些凸块容置通孔。 4.如申请专利范围第2或3项所述之高频积体电路封 装构造,其中该基板系包含有一焊罩层,其系形成 于该下表面,以局部覆盖该线路层。 5.如申请专利范围第4项所述之高频积体电路封装 构造,其中该焊罩层系局部覆盖该些连接垫,以使 该些连接垫成为焊罩界定垫(SMD pad)。 6.如申请专利范围第2项所述之高频积体电路封装 构造,其中该线路层另包含有复数个外接垫,该线 路层系用以连接该些连接垫至对应之该些外接垫 之线路长度均为等长。 7.如申请专利范围第1项所述之高频积体电路封装 构造,其中该基板系为一缺乏镀通孔(PTH)之单层电 路软板。 8.如申请专利范围第1项所述之高频积体电路封装 构造,其中在该些凸块容置通孔之内壁系形成有一 电镀层,其系电性连接至该线路层。 9.如申请专利范围第1项所述之高频积体电路封装 构造,其中该些导电填料系为焊料或是导电胶。 10.如申请专利范围第1项所述之高频积体电路封装 构造,其中该些导电填料亦形成于该线路层之复数 个外接垫上。 11.如申请专利范围第1项所述之高频积体电路封装 构造,其另包含有复数个焊球,其系设置于该线路 层之复数个外接垫上且位于该基板之该下表面。 12.如申请专利范围第1项所述之高频积体电路封装 构造,另包含有一第一封胶体,其系形成于该基板 之该下表面并密封该些导电填料。 13.如申请专利范围第12项所述之高频积体电路封 装构造,另包含有一第二封胶体,其系形成于该基 板之该上表面。 14.如申请专利范围第1项所述之高频积体电路封装 构造,其中该晶片系为一动态随机存取记忆体晶片 。 15.一种高频积体电路封装构造之制造方法,包含: 提供一基板,该基板系具有一上表面、一下表面以 及复数个贯穿该上表面至该下表面之凸块容置通 孔,且该基板系包含一线路层; 设置一晶片于该基板,该晶片系具有一主动面以及 复数个在该主动面上之凸块,其中该主动面系贴附 于该基板之该上表面,而使该些凸块系容置于对应 之该些凸块容置通孔内;以及 形成复数个导电填料于该些凸块容置通孔内,该些 导电填料系电性连接该些凸块至该线路层。 16.如申请专利范围第15项所述之高频积体电路封 装构造之制造方法,其中该线路层系形成于该基板 之该下表面且包含有复数个连接垫,该些连接垫系 位于该些凸块容置通孔之其中一端缘。 17.如申请专利范围第16项所述之高频积体电路封 装构造之制造方法,其中该线路层另包含有复数个 外接垫,该线路层系用以连接该些连接垫至对应之 该些外接垫之线路长度均为等长。 18.如申请专利范围第15项所述之高频积体电路封 装构造之制造方法,其中该基板系包含有一焊罩层 ,其系形成于该下表面且局部覆盖该些连接垫,以 使该些连接垫成为焊罩界定垫(SMD pad)。 19.如申请专利范围第15项所述之高频积体电路封 装构造之制造方法,其中该基板系为一缺乏镀通孔 (PTH)之单层电路软板。 20.如申请专利范围第15项所述之高频积体电路封 装构造之制造方法,其中在该些凸块容置通孔之内 壁系形成有一电镀层,其系电性连接至该线路层。 21.如申请专利范围第15项所述之高频积体电路封 装构造之制造方法,其中该些导电填料系为焊料或 导电胶。 22.如申请专利范围第15项所述之高频积体电路封 装构造之制造方法,其中该些导电填料亦形成于该 线路层之复数个外接垫上。 23.如申请专利范围第15项所述之高频积体电路封 装构造之制造方法,另包含有:设置复数个焊球于 该线路层之复数个外接垫上且位于该基板之该下 表面。 24.如申请专利范围第15项所述之高频积体电路封 装构造之制造方法,其另包含有:形成一第一封胶 体于该基板之该下表面并密封该些导电填料。 25.如申请专利范围第24项所述之高频积体电路封 装构造之制造方法,另包含有:形成一第二封胶体 于该基板之该上表面。 26.一种高频积体电路封装构造,包含: 一基板,其系具有一上表面、一下表面以及复数个 贯穿该上表面至该下表面之凸块容置通孔; 一晶片,其系具有一主动面以及复数个在该主动面 上之凸块; 一图案化黏晶层,其系黏附该晶片之该主动面与该 基板之该上表面,并使该些凸块系容置于对应之该 些凸块容置通孔内,该图案化黏晶层系形成有流胶 通道;以及 一封胶体,其系至少形成于该晶片与该基板之间并 填满该图案化黏晶层之该流胶通道,以包覆该图案 化黏晶层且再结合该晶片与该基板。 27.如申请专利范围第26项所述之高频积体电路封 装构造,其中该图案化黏晶层系由复数个黏着凸块 所组成。 28.如申请专利范围第26项所述之高频积体电路封 装构造,其中该图案化黏晶层系为一图案化印刷形 成之B阶黏胶层。 29.如申请专利范围第26项所述之高频积体电路封 装构造,其中该封胶体系为底部填充胶。 30.如申请专利范围第26项所述之高频积体电路封 装构造,另包含有复数个导电填料,其系形成于该 些凸块容置通孔内,以使该些凸块电性连接至基板 。 31.如申请专利范围第26项所述之高频积体电路封 装构造,另包含有复数个焊球,其系设置于该基板 之该下表面。 32.如申请专利范围第26项所述之高频积体电路封 装构造,其中该基板系为一可挠性电路基板。 图式简单说明: 第1图:一种习知打线型态积体电路封装构造之截 面示意图。 第2图:习知积体电路封装构造之基板下表面示意 图。 第3图:另一种习知覆晶型态积体电路封装构造之 截面示意图。 第4图:习知积体电路封装构造之基板下表面示意 图。 第5图:依据本发明之第一具体实施例,一种高频积 体电路封装构造之截面示意图。 第6图:依据本发明之第一具体实施例,该高频积体 电路封装构造之基板之下表面示意图。 第7图:依据本发明之第一具体实施例,该高频积体 电路封装构造之基板之局部截面示意图。 第8图:依据本发明之第二具体实施例,一种高频积 体电路封装构造之截面示意图。 第9图:依据本发明之第三具体实施例,一种高频积 体电路封装构造之截面示意图。 第10图:依据本发明之第三具体实施例,该高频积体 电路封装构造之基板之上表面已形成有图案化黏 晶层之示意图。 |
