| 主权项 |
1.一种半导体记忆装置,其具备记忆胞阵列,其系将 记忆胞矩阵状配置于列与行方向而成,该记忆胞系 具有一个第1电极及1对第2电极,按照前述第1电极 之电位,藉由前述第2电极间之导通状态可以读出 记忆内容者;将位于同一列之前述记忆胞之前述第 1电极分别连接于共通之字元线,于列方向邻接之2 个前述记忆胞间连接1个前述第2电极彼此,将位于 同一行之前述记忆胞之一方之前述第2电极连接于 共通之第1位元线,将位于同一行之前述记忆胞之 另一方之前述第2电极连接于共通之第2位元线,分 别交互地配置复数条前述第1位元线及前述第2位 元线而成;具备: 请出电路,其系于读出时选择连接于读出对象之前 述记忆胞的1对前述第1位元线及前述第2位元线,于 该1对选择位元线间施加特定的电压,检测流动于 读出对象之前述记忆胞的记忆胞电流的大小;及 计数电位产生电路,其系于请出时基于电流路径上 之中间节点的中间节点电位产生计数电位者,该电 流路径系供给较前述1对选择位元线上之任一电位 高电位之前述读出电路内之前述记忆胞电流者,该 计数电位系按照前述记忆胞电流之大小而变化于 与前述中间节点电位之变化相同之方向,且其变动 幅度较前述中间节点电位大者; 于读出时,将前述计数电位供给至邻接于前述1对 选择位元线中高电位侧之前述第1位元线或前述第 2位元线,或是将至少1条设定为浮动状态之前述第1 位元线或前述2位元线或其两方介于中间而位于前 述1对选择位元线中高电位侧之前述第1位元线或 前述2位元线。 2.如请求项1之半导体记忆装置,其中 前述计数电位于前述中间节点电位变化成高电位 侧时,以成为前述1对选择位元线中高电位侧之选 择位元线上之最低电位以上之方式产生,前述中间 节点电位变化成低电位侧时,以成为前述高电位侧 之选择位元线上之最低电位附近或其以下之方式 产生。 3.如请求项1之半导体记忆装置,其中 前述计数电位于前述中间节点电位变化成高电位 侧时,变成较前述中间节点电位高电位,前述中间 节点电位变化成低电位侧时,变成较前述中间节点 电位低电位。 4.如请求项1之半导体记忆装置,其中 于读出时,连接于非读出对象之前述记忆胞的前述 第1位元线及前述第2位元线中不被供给前述计数 电位之前述第1位元线及前述第2位元线成为浮动 状态。 5.如请求项1之半导体记忆装置,其中 于前述读出电路检测前述记忆胞电流之大小前,将 连接于非读出对象之前述记忆胞且对一方供给前 述计数电位之1对非选择位元线之另一方预充电至 特定的预充电电位。 6.如请求项5之半导体记忆装置,其中 前述读出电路检测前述记忆胞电流之大小之前或 之后不久使前述被预充电之非选择位元线成为浮 动状态。 7.如请求项5之半导体记忆装置,其中 前述预充电之电位较前述计数电位低电位。 8.如请求项1之半导体记忆装置,其中 于前述读出电路检测前述记忆胞电流之大小前,预 充电存在于前述1对选择位元线及被供给前述计数 电位之前述第1位元线或前述第2位元线之间的前 述第1位元线或前述第2位元线或其两方至特定之 预充电电位; 于读出时,将前述计数电位供给至将至少1条设定 为浮动状态的前述第1位元线或前述第2位元线或 其两方介于中间而位于前述1对选择位元线中高电 位侧之前述第1位元线或前述第2位元线。 9.如请求项8之半导体记忆装置,其中 前述读出电路检测前述记忆胞电流之大小之前或 之后不久使前述被预充电之非选择位元线成为浮 动状态。 10.如请求项8之半导体记忆装置,其中 前述预充电之电位较前述计数电位低电位。 11.如请求项1之半导体记忆装置,其中 前述计数电位产生电路系由1级放大电路所构成。 12.如请求项11之半导体记忆装置,其中 前述1级放大电路具备串级连接并将闸极电位设定 于特定之偏压电位之MOSFET。 13.如请求项1之半导体记忆装置,其中 前述读出电路具备串级连接于前述电流路径上之 前述中间节点之上游侧,藉由前述中间节点电位控 制闸极电位之MOSFET。 14.如请求项1之半导体记忆装置,其中 前述记忆胞系随着临限电压之大小而记忆状态变 化之MOSFET构造之非挥发性记忆胞,前述第1电极为 该MOSFET之控制闸极,前述1对第2电极为该MOSFET之汲 极及源极。 图式简单说明: 图1系显示本发明之半导体记忆装置的第1实施型 态中之记忆胞阵列构成及读出电路系统之电路构 成之概略的要部电路图。 图2系显示本发明之半导体记忆装置之计数电位产 生电路的输出入特性的特性图。 图3系显示本发明之半导体记忆装置中之由读出电 路及位元线及记忆胞构成之记忆胞电流之电流供 给路径的模型例之图。 图4系显示本发明之半导体记忆装置中之记忆胞电 流之特性之图。 图5系显示本发明之半导体记忆装置的第2实施型 态中之记忆胞阵列构成及读出电路系统之电路构 成之概略的要部电路图。 图6系显示本发明之半导体记忆装置的第3实施型 态中之记忆胞阵列构成及读出电路系统之电路构 成之概略的要部电路图。 图7系显示本发明之半导体记忆装置的第4实施型 态中之记忆胞阵列构成及读出电路系统之电路构 成之概略的要部电路图。 图8系显示本发明之半导体记忆装置之其他实施例 中之计数电位产生电路的输出入特性的特性图。 图9系说明在假想接地线型之记忆胞阵列构成中之 读出方法之先前例的图。 图10系说明在假想接地线型之记忆胞阵列构成中 之读出方法之其他先前例的图。 |
