具有减少之漏电流之快闪记忆体程式化及验证

摘要

根据本发明之例示实施例所组构的快闪记忆体系统（300），使用虚拟接地阵列架构（302）。于程式化（programming）操作期间，目标记忆体单元（406）被正源极偏压电压予以偏压，以减少或去除可能流经该目标记忆体单位（406）之漏电流（leakage current）。于验证（verification）操作（程式化验证、软程式化验证（softprogram verify），抹除验证（erase verify））期间，亦可施加正源极偏压电压至目标记忆体单元（506），以减少或去除于该验证操作中可能导致错误之漏电流。