| 主权项 |
1.一种单层复晶矽P通道非挥发性记忆体单元的程 式化方法,该单层复晶矽P通道非挥发性记忆体单 元包含有一N型井,一P+源极掺杂区、一P+汲极掺杂 区,以及介于该P+源极掺杂区与该P+汲极掺杂区之 间的一P通道区域,其中该P通道区域又分为电性相 同之一第一通道区域以及相连于该第一通道区域 的一第二通道区域;一闸极介电层,设于该第一通 道区域正上方;一P+掺杂控制闸极,叠设于该闸极介 电层上;以及一侧壁子,设于该P+掺杂控制闸极之侧 壁上,且该侧壁子位于该第二通道区域之正上方, 其中该侧壁子包含有一浮置的电荷捕陷介质(charge trapping medium);该程式化方法包含有: 将该N型井电连接至一N型井电压VNW; 将该P+汲极掺杂区电连接至一相对于该N型井电压 VNW为负的汲极电压VD; 将该P+源极掺杂区浮置(floating);以及 将该P+掺杂控制闸极电连接至一闸极电压VG,其中 该闸极电压VG相对于该N型井电压VNW为正或相等电 位,使该第一通道区域呈关闭状态,电子电洞对在 该N型井与该P+汲极掺杂区间的接面产生,导致「带 对带热电子注入(Band-to-Band Hot Electron Injection, BBHE) 」,使电子被注入捕陷在该电荷捕陷介质内。 2.如申请专利范围第1项所述之单层复晶矽P通道非 挥发性记忆体单元的程式化方法,其中该侧壁子系 为一ONO侧壁子。 3.如申请专利范围第2项所述之单层复晶矽P通道非 挥发性记忆体单元的程式化方法,其中该ONO侧壁子 包含有一矽氧层以及一氮化矽层。 4.如申请专利范围第1项所述之单层复晶矽P通道非 挥发性记忆体单元的程式化方法,其中该P+掺杂控 制闸极包含有掺杂复晶矽。 5.如申请专利范围第1项所述之单层复晶矽P通道非 挥发性记忆体单元的程式化方法,其中该单层复晶 矽P通道非挥发性记忆体单元没有LDD之掺杂。 6.如申请专利范围第1项所述之单层复晶矽P通道非 挥发性记忆体单元的程式化方法,其中该汲极电压 VD为-3V至-5V。 7.如申请专利范围第1项所述之单层复晶矽P通道非 挥发性记忆体单元的程式化方法,其中该闸极电压 VG为0V至2V。 8.如申请专利范围第1项所述之单层复晶矽P通道非 挥发性记忆体单元的程式化方法,其中该N型井电 压VNW为接地。 9.一种单层复晶矽P通道非挥发性记忆体单元的程 式化方法,该单层复晶矽P通道非挥发性记忆体单 元包含有一N型井,一P+源极掺杂区、一P+汲极掺杂 区,以及介于该P+源极掺杂区与该P+汲极掺杂区之 间的一P通道区域,其中该P通道区域又分为电性相 同之一第一通道区域以及相连于该第一通道区域 的一第二通道区域;一闸极介电层,设于该第一通 道区域正上方;一P+掺杂控制闸极,叠设于该闸极介 电层上;以及一侧壁子,设于该P+掺杂控制闸极之侧 壁上,且该侧壁子位于该第二通道区域之正上方, 其中该侧壁子包含有一浮置的电荷捕陷介质(charge trapping medium);该程式化方法包含有: 将该N型井电连接至一N型井电压VNW; 将该P+汲极掺杂区电连接至相对于该N型井电压VNW 为负的汲极电压VD; 将该P+源极掺杂区电连接至一源极电压VS;以及 将该P+掺杂控制闸极电连接至一闸极电压VG,其中 该闸极电压VG相对于该N型井电压VNW为一微负的电 压,使该第一通道区域呈开启状态,导致「通道热 电洞引发热电子注入(Channel Hot Hole Induced Hot Electron Injection, CHHIHE)」,使热电洞所引发的热电子 被注入捕陷在该电荷捕陷介质内。 10.如申请专利范围第9项所述之单层复晶矽P通道 非挥发性记忆体单元的程式化方法,其中该侧壁子 系为一ONO侧壁子。 11.如申请专利范围第10项所述之单层复晶矽P通道 非挥发性记忆体单元的程式化方法,其中该ONO侧壁 子包含有一矽氧层以及一氮化矽层。 12.如申请专利范围第9项所述之单层复晶矽P通道 非挥发性记忆体单元的程式化方法,其中该P+掺杂 控制闸极包含有掺杂复晶矽。 13.如申请专利范围第9项所述之单层复晶矽P通道 非挥发性记忆体单元的程式化方法,其中该单层复 晶矽P通道非挥发性记忆体单元没有LDD之掺杂。 14.如申请专利范围第9项所述之单层复晶矽P通道 非挥发性记忆体单元的程式化方法,其中该汲极电 压VD为-3V至-5V。 15.如申请专利范围第9项所述之单层复晶矽P通道 非挥发性记忆体单元的程式化方法,其中该闸极电 压VG为-0.5V至-2V。 16.如申请专利范围第9项所述之单层复晶矽P通道 非挥发性记忆体单元的程式化方法,其中该源极电 压VS为接地。 17.如申请专利范围第9项所述之单层复晶矽P通道 非挥发性记忆体单元的程式化方法,其中该N型井 电压VNW为接地。 18.一种单层复晶矽P通道非挥发性记忆体单元的读 取方法,该单层复晶矽P通道非挥发性记忆体单元 包含有一N型井,一P+源极掺杂区、一P+汲极掺杂区, 以及介于该P+源极掺杂区与该P+汲极掺杂区之间的 一P通道区域,其中该P通道区域又分为一第一通道 区域、一介于该第一通道区域与该P+汲极掺杂区 之间的第二通道区域,以及一介于该第一通道区域 与该P+源极掺杂区之间的第三通道区域;一闸极介 电层,设于该第一通道区域正上方;一P+掺杂控制闸 极,叠设于该闸极介电层上;以及一侧壁子,设于该P +掺杂控制闸极之侧壁上,且该侧壁子位于该第二 通道区域之正上方,其中该侧壁子包含有一浮置的 电荷捕陷介质(charge trapping medium);该读取方法包含 有: 将该N型井电连接至一N型井电压VNW; 将该P+汲极掺杂区电连接至一汲极电压VD; 将该P+源极掺杂区电连接至一相对于N型井电压为 负的源极电压VS,使该P+源极掺杂区与该N型井之间 形成一空乏区;以及 将该P+掺杂控制闸极电连接至一相对于N型井电压 为负的闸极电压VG,使该第一通道区域开启状态。 19.如申请专利范围第18项所述之单层复晶矽P通道 非挥发性记忆体单元的读取方法,其中该侧壁子系 为一ONO侧壁子。 20.如申请专利范围第18项所述之单层复晶矽P通道 非挥发性记忆体单元的读取方法,其中该ONO侧壁子 包含有一矽氧层以及一氮化矽层。 21.如申请专利范围第18项所述之单层复晶矽P通道 非挥发性记忆体单元的读取方法,其中该P+掺杂控 制闸极包含有掺杂复晶矽。 22.如申请专利范围第18项所述之单层复晶矽P通道 非挥发性记忆体单元的读取方法,其中该单层复晶 矽P通道非挥发性记忆体单元没有LDD之掺杂。 23.如申请专利范围第18项所述之单层复晶矽P通道 非挥发性记忆体单元的读取方法,其中该源极电压 VS为-1.2V至-3.3V。 24.如申请专利范围第18项所述之单层复晶矽P通道 非挥发性记忆体单元的读取方法,其中该闸极电压 VG为-1V至-3.3V。 25.如申请专利范围第18项所述之单层复晶矽P通道 非挥发性记忆体单元的读取方法,其中该N型井电 压VNW为接地。 26.如申请专利范围第18项所述之单层复晶矽P通道 非挥发性记忆体单元的读取方法,其中该汲极电压 VD为接地。 27.如申请专利范围第18项所述之单层复晶矽P通道 非挥发性记忆体单元的读取方法,其中该第一通道 区域开启状态,形成于该第三通道区域的该空乏区 得以与该第一通道区域相连接。 图式简单说明: 第1图绘示的是本发明较佳实施例单层复晶矽非挥 发性记忆体单元之剖面示意图。 第2图绘示的是本发明单层复晶矽非挥发性记忆体 单元之写入操作方法之剖面示意图。 第3图绘示的是本发明单层复晶矽非挥发性记忆体 单元之读取操作方法之剖面示意图。 第4图绘示的是本发明另一较佳实施例单层复晶矽 非挥发性记忆体单元之读取操作方法之剖面示意 图。 第5图绘示的是本发明又另一较佳实施例单层复晶 矽非挥发性记忆体单元之读取操作方法之剖面示 意图。 第6图绘示的是本发明单层复晶矽非挥发性记忆体 单元之抹除操作方法之剖面示意图。 第7图绘示的是嵌入有本发明单层复晶矽非挥发性 记忆体单元之晶片示意图。 |
