| 主权项 |
1.一种电子装置,包括: 一基板,包含一贯孔; 一晶片,电性耦接至该贯孔;以及 一散热器,系由具有热膨胀系数约等于该晶片的热 膨胀系数之散热片所组成,该散热片具有比该晶片 的面积为大的面积,且延伸于该贯孔上,该散热器 系置于该基板及该晶片之间,以在该晶片及该贯孔 之间提供一热传导及电阻性路径。 2.如申请专利范围第1项之装置,更包括: 印刷电路板,电性耦接至该基板。 3.如申请专利范围第2项之装置,其中一个或多个导 热孔系形成为穿过该基底,以将来自该基板的热传 导至该印刷电路板。 4.如申请专利范围第3项之装置,其中该散热器的面 积大于该晶片的面积。 5.如申请专利范围第1项之装置,更包括: 第二晶片,堆叠于该晶片上,并且电性耦接至该晶 片及该基板中的至少之一。 6.如申请专利范围第1项之装置,其中该晶片系以一 个或多个打线接合而电性耦接至该基板。 7.如申请专利范围第5项之装置,其中该晶片具有形 成于其中的电子电路,用以实施逻辑处理器。 8.如申请专利范围第7项之装置,更包括: 一个或多个额外晶片,相继堆叠于该第二晶片上, 每一该等一个或多个额外晶片系电性耦接至另一 晶片或该基板中的至少之一。 9.如申请专利范围第1项之装置,其中该晶片及该散 热器基本上均由矽所组成。 10.一种电子系统,包括: 逻辑处理器装置,实施于第一晶片上; 基板,包含一贯孔,电性耦接至该逻辑处理器装置, 并且使该逻辑处理器装置耦接至印刷电路板;以及 散热器,由具有热膨胀系数约等于该第一晶片的热 膨胀系数之散热片所组成,该散热片具有比该第一 晶片的面积为大的面积,且延伸于该贯孔上,该散 热器系置于该基板及该第一晶片之间,以在该第一 晶片及该贯孔之间提供一热传导及电阻性路径。 11.如申请专利范围第10项之系统,更包括:记忆装置 ,耦接至该逻辑处理器装置,该记忆装置实施于第 二晶片上,该第二晶片堆叠于该第一晶片的顶侧上 。 12.如申请专利范围第11项之系统,其中该第一晶片 基本上系由矽所组成,并且该散热片的热膨胀系数 约为1.48W/cmK。 13.如申请专利范围第11项之系统,其中一个或多个 导热孔系经过该基底而形成,以将来自该基板的热 传导至该印刷电路板。 14.如申请专利范围第13项之系统,其中该散热器的 面积大于该第一晶片的面积。 15.如申请专利范围第11项之系统,其中该基板系以 打线接合而电性耦接至该逻辑处理器装置及该记 忆装置。 16.如申请专利范围第10项之系统,更包括: 一个或多个额外晶片,连续堆叠于该第一晶片上, 该一个或多个额外晶片中的每一晶片系电性耦接 至另一晶片或该基板中的至少之一。 17.如申请专利范围第10项之系统,其中该第一晶片 及该散热器基本上均由矽所组成。 18.一种电子装置之制造方法,该电子装置具有置于 晶片与基板之间的散热器,包括: 提供具有一上表面、一下表面及一延伸于其等之 间的贯孔的基板; 使散热器附着于该上表面,以提供一热传导及电阻 性路径给该贯孔,该散热器系由具有热膨胀系数约 等于该晶片的热膨胀系数之散热片所组成,该散热 片具有比该晶片的面积为大的面积; 将该晶片堆叠于该散热器上;以及 使该晶片电性耦接至该贯孔。 19.如申请专利范围第18项之方法,更包括: 印刷电路板,电性耦接至该基板。 20.如申请专利范围第19项之方法,其中一个或多个 导热孔系经过该基底而形成,以将来自该基板的热 传导至该印刷电路板。 21.如申请专利范围第20项之方法,其中该散热器的 面积大于该晶片的面积。 22.如申请专利范围第18项之方法,更包括: 将第二晶片堆叠于该晶片上;以及 使该第二晶片电性耦接至该晶片及该基板中的至 少之一。 23.如申请专利范围第18项之方法,其中该晶片系以 一个或多个打线接合而电性耦接至该基板。 24.如申请专利范围第22项之方法,其中该晶片具有 形成于其中的电子电路,用以实施逻辑处理器。 25.如申请专利范围第24项之方法,更包括: 将一个或多个额外晶片连续堆叠于该第二晶片上; 以及 使每一该等一个或多个额外晶片电性耦接至另一 晶片或该基板中的至少之一。 26.如申请专利范围第18项之方法,其中该晶片及该 散热器基本上均由矽所组成。 图式简单说明: 图1系绘示根据习知技术之打线接合装置; 图1A系绘示根据习知技术之堆叠晶片装置; 图2系绘示根据本发明的一实施例之具有底部散热 器的微电子装置; 图3系绘示根据本发明的一实施例之具有底部散热 器的堆叠晶片微电子装置;以及 图4系绘示制造具有底部散热器的微电子装置之程 序。 |
