高速管线A/D转换器的时钟控制方法及其锁存时钟生成器

摘要

本发明涉及高速管线A/D转换器的时钟控制方法及其锁存时钟生成器。管线A/D转换器时钟控制方法包括以下特征：输入模拟信号，并在前置放大器中放大的步骤；利用附加的时钟，将锁存器开启的步骤；经过超过延迟时钟的特定时钟后，将数字编码输入MDAC的步骤；对输入MDAC的信号和原来输入的模拟信号间的信号差进行放大的步骤。锁存时钟生成器将控制前置放大器放大的时钟信号和使时钟信号通过下降沿所获得的输出信号作为与非门的各输入信号，提供生成锁存时钟的高速管线的时钟控制用锁存时钟生成器。本发明在高速运转的管线A/D转换器中，能够确保充分的时钟空余，不仅使高速运转非常有用，而且能够防止模拟组件不必要电力消耗等。

主权项

1、一种高速管线的A/D转换器的时钟控制方法，其特征在于，包括以下四个步骤：输入模拟信号，并在前置放大器中放大的步骤；利用附加的时钟，将锁存器开启的步骤；经过超过延迟时钟的特定时钟后，将数字编码输入乘法模拟转换的步骤；对输入乘法模拟转换的信号和原来输入的模拟信号间的信号差进行放大的步骤。