| 发明名称 | 具有破解保护的集成电路配置及制造该配置的方法 | ||
| 摘要 | 本发明涉及具有破解保护的集成电路配置及制造该配置的方法。在画出逻辑模块的布线图时，在位于上层金属面(10-13)并且通过连接器连接轨迹(20)的合成方法而闲置的区域(1)中，以最大程度的连接器(30)填入，作为保护集成电路之用。根据用于控制或评估的组件(T4)的可用性，将这些连接器连接轨迹设置为无连接的传感器连接轨迹(31-33)或者作为仅用于迷惑潜在的攻击者的无连接的连接器(34)。 | ||
| 申请公布号 | CN100359684C | 申请公布日期 | 2008.01.02 |
| 申请号 | CN01819426.5 | 申请日期 | 2001.11.08 |
| 申请人 | 因芬尼昂技术股份公司 | 发明人 | M·詹科 |
| 分类号 | H01L23/58(2006.01);H01L27/02(2006.01) | 主分类号 | H01L23/58(2006.01) |
| 代理机构 | 中国专利代理(香港)有限公司 | 代理人 | 张志醒 |
| 主权项 | 1.一种具有衬底(9)的集成电路配置，所述衬底有电路组件，以及至少一个具有第一互连接线(20)的布线面(10-13)，其特征在于：在所述布线面中，闲置的无所述第一互连接线(20)的区域(1)由第二互连接线(30)填入，用于所述集成电路配置的保护，以对抗攻击分析。 | ||
| 地址 | 德国慕尼黑 | ||