| 主权项 |
1.一种于乾净状态中推播资料之方法,其包含下列 步骤: 对一或多个处理器发送要把资料从在该一或多个 处理器外部之一代理器推播出去的一请求; 判定该一或多个处理器中的各个处理器是否已接 受该请求; 针对具有与欲从该代理器推播出去的资料对应之 资料的该一或多个处理器中之各个处理器,该对应 资料的一状态若尚未处于一乾净状态,即予以设定 为一乾净状态,并且以从该代理器推播的该资料来 覆写该对应资料;以及 针对并未具有与欲从该代理器推播出去的资料对 应之资料的该一或多个处理器中之各个处理器,把 从该代理器推播的该资料储存于一乾净状态。 2.如申请专利范围第1项之方法,其中对一或多个处 理器进行发送的该步骤包含对一个多处理器系统 中的各个处理器发送该请求。 3.如申请专利范围第1项之方法,其中对一或多个处 理器进行发送的该步骤包含对一个多处理器系统 中的一子集合之处理器发送该请求。 4.如申请专利范围第1项之方法,其中该代理器包含 一直接记忆体存取(DNA)装置。 5.如申请专利范围第1项之方法,其中该代理器包含 一数位信号处理器(DSP)。 6.如申请专利范围第1项之方法,其中该乾净状态包 含在利用一写回(write-back)快取记忆体同调协定之 一个多处理器系统中的一共享状态。 7.如申请专利范围第1项之方法,其中该乾净状态包 含在利用一写穿(write-through)快取记忆体同调协定 之一多个处理器系统中的一有效状态。 8.如申请专利范围第1项之方法,其中该资料包含一 完整快取线。 9.如申请专利范围第1项之方法,其中该资料包含一 部分快取线。 10.一种电脑运算系统,其包含: 至少一处理器;以及 一滙流排代理器,其透过一滙流排耦合于该至少一 处理器,以对该至少一处理器发送要对该至少一处 理器推播资料的请求,并且判定收到该请求的各该 至少一处理器是否已接受该请求; 其中针对具有与欲推播到该处理器之该资料对应 之资料的各个处理器,该对应资料的一状态若尚未 处于一乾净状态,即予以设定为一乾净状态,并且 以从该代理器推播的该资料来覆写该对应资料, 而针对并不具有与该欲推播资料对应之资料的各 个处理器,将把该受推播资料储存于一乾净状态。 11.如申请专利范围第10项之系统,其中该至少一处 理器包含一个多处理器系统中的各个处理器。 12.如申请专利范围第10项之系统,其中该至少一处 理器包含一个多处理器系统中的一子集合之处理 器。 13.如申请专利范围第10项之系统,其中该滙流排代 理器包含一直接记忆体存取(DNA)装置。 14.如申请专利范围第10项之系统,其中该滙流排代 理器包含一数位信号处理器(DSP)。 15.如申请专利范围第10项之系统,其中该乾净状态 包含在利用一写回(write-back)快取记忆体同调协定 之一系统中的一共享状态。 16.如申请专利范围第10项之系统,其中该乾净状态 包含在利用一写穿(write-through)快取记忆体同调协 定之一系统中的一有效状态。 17.如申请专利范围第10项之系统,其中该资料包含 一完整快取线。 18.如申请专利范围第10项之系统,其中该资料包含 一部分快取线。 19.一种含于电子系统中的代理器,其包含: 一滙流排介面; 耦合于该滙流排介面的控制电路,用以对该电子系 统中的一或多个处理器以及一记忆体控制器发送 要推播资料的一请求,并且判定该一或多个处理器 中之各个处理器以及该记忆体控制器是否已接受 该请求,而响应于该一或多个处理器中之各个处理 器以及该记忆体控制器接受该请求的动作,该控制 电路将以要把资料储存于一乾净状态的一项指示, 使该资料被发送到该一或多个处理器中的至少一 子集合以及该记忆体控制器。 20.如申请专利范围第19项之代理器,其中该一或多 个处理器包含一个多处理器系统中的各个处理器 。 21.如申请专利范围第19项之代理器,其中该一或多 个处理器包含一个多处理器系统中的一子集合之 处理器。 22.如申请专利范围第19项之代理器,其中该乾净状 态包含在利用一写回(write-back)快取记忆体同调协 定之一系统中的一共享状态。 23.如申请专利范围第19项之代理器,其中该乾净状 态包含在利用一写穿(write-through)快取记忆体同调 协定之一系统中的一有效状态。 24.如申请专利范围第19项之代理器,其中该资料包 含一完整快取线。 25.如申请专利范围第19项之代理器,其中该资料包 含一部分快取线。 26.一种用以于乾净状态中推播资料之装置,其包含 : 用以对一或多个处理器发送要把资料从在该一或 多个处理器外部之一代理器推播出去之一请求的 构件; 用以判定各该处理器是否已接受该请求的构件; 用以在具有与欲从该代理器推播资料对应之资料 的各个处理器中,把该对应资料的一状态(若尚未 处于一乾净状态)设定为一乾净状态的构件,以及 用于以从该代理器推播的该资料来覆写该对应资 料的构件;以及 用以在并未具有与欲从该代理器推播资料对应之 资料的各个处理器中,把从该外部代理器推播的该 资料储存于一乾净状态的构件。 27.如申请专利范围第26项之装置,其中该乾净状态 包含在利用一写回(write-back)快取记忆体同调协定 之一系统中的一共享状态。 28.如申请专利范围第26项之装置,其中该乾净状态 包含在利用一写穿(write-through)快取记忆体同调协 定之一系统中的一有效状态。 29.如申请专利范围第26项之装置,其中该资料包含 一完整快取线。 30.如申请专利范围第26项之装置,其中该资料包含 一部分快取线。 31.一种电脑运算系统,其包含: 一实质全向式天线; 耦合于该天线的至少一处理器;以及 一滙流排代理器,其透过一滙流排耦合于该至少一 处理器,以对该一或多个处理器中的至少一子集合 发送要推播资料的一请求,并且判定收到该请求之 各该处理器是否已接受该请求; 其中针对具有与欲推播到该处理器之该资料对应 之资料的各个处理器,该对应资料的一状态若尚未 处于一乾净状态,即予以设定为一乾净状态,并且 以受推播资料来覆写该对应资料,而针对并不具有 与该欲推播资料对应之资料的各个处理器,将把该 受推播资料储存于一乾净状态。 32.如申请专利范围第31项之系统,其中该等多个处 理器中的一或多个处理器包含该等多个处理器。 33.如申请专利范围第31项之系统,其中该等多个处 理器中的一或多个处理器包含该等多个处理器中 的一子集合。 34.如申请专利范围第31项之系统,其中该滙流排代 理器包含一直接记忆体存取(DMA)装置。 35.如申请专利范围第31项之系统,其中该乾净状态 包含在利用一写回(write-back)快取记忆体同调协定 之一系统中的一共享状态。 36.如申请专利范围第31项之系统,其中该乾净状态 包含在利用一写穿(write-through)快取记忆体同调协 定之一系统中的一有效状态。 37.如申请专利范围第31项之系统,其中该资料包含 一完整快取线。 38.如申请专利范围第31项之系统,其中该资料包含 一部分快取线。 图式简单说明: 第1图展示出一种电脑系统的一实施例。 第2图为一概念图,其展示出从外部代理器进行的 一项推播运作。 第3图为一流程图,其展示出一种用以利用写回( write-back)同调协定在系统中对具有快取记忆体的 多个目标处理器推播完整快取线的技术实施例。 第4图为一流程图,其展示出一种用以利用写入( write-through)同调协定在系统中对具有快取记忆体 的多个目标处理器推播完整快取线的技术实施例 。 第5图为一流程图,其展示出一种用以利用写入或 写回同调协定在系统中对记忆体控制器推播完整 快取线的技术实施例。 第6图为一流程图,其展示出一种用以对具有快取 记忆体的多个目标处理器推播部分快取线的技术 实施例。 第7图为一流程图,其展示出一种用以利用写入或 写回同调协定在系统中对记忆体控制器推播部分 快取线的技术实施例。 |
