| 主权项 |
1.一种半导体元件之制造方法,包含: (a)在其中已形成第一接合区之半导体基板上,依续 地形成第一蚀刻停止膜、第一中间层绝缘膜、第 二中间层绝缘膜、第二蚀刻停止膜、缓冲氧化物 膜、和第一硬式遮罩导电膜; (b)执行蚀刻制程,直到曝露出第一蚀刻停止膜,以 形成接触孔洞; (c)移除曝露的第一蚀刻停止膜,以曝露第一接合区 ; (d)在结果表面上,形成和第一硬式遮罩导电膜相同 的导电膜,然后执行第一平坦化制程,以界定接触, 直到曝露出缓冲氧化物膜; (e)在含有接触栓塞的结果表面上,依续形成第三中 间层绝缘膜、第三硬式遮罩导电膜、和抗反射膜; (f)将抗反射膜制作成图案,以界定要形成沟渠之区 域,而且在此同时,形成具有梯形剖面之抗反射膜; (g)使用具有梯形剖面之抗反射膜当作蚀刻遮罩,制 作硬式遮罩图案; (h)执行蚀刻制程,直到曝露出第二蚀刻停止膜,使 形成沟渠;及 (i)在结果表面上,形成和第二硬式遮罩导电膜相同 的导电膜,然后执行第二平坦化制程,以界定金属 线,直到曝露出第三中间层绝缘膜。 2.如申请专利范围第1项之方法,其中第一硬式遮罩 导电膜系多晶矽膜。 3.如申请专利范围第1项之方法,其中第二硬式遮罩 导电膜系钨膜。 4.如申请专利范围第1项之方法,其中具有梯形剖面 之抗反射膜的图案制作制程,系使用HBr气体之蚀刻 制程执行。 5.如申请专利范围第1项之方法,其中硬式遮罩的图 案制作制程,系使用SF6、Cl2、O2、BCl3和N2所组合形 成的化合物执行。 6.如申请专利范围第1项之方法,其中只执行直到曝 露出第二蚀刻停止膜之蚀刻制程,系使用C4F8、CH2F2 、Ar和N2的混合气体,C4F8、CH2F2和Ar的混合气体,C5F8 、Ar和O2的混合气体,及C5F8、Ar和O2CH2F2的混合气体 其中之一执行。 7.如申请专利范围第1项之方法,其中第一导电膜系 在第一平坦化期间被移除。 8.如申请专利范围第1项之方法,其中第二导电膜系 在第二平坦化期间被移除。 9.一种NAND快闪记忆体元件的位元线之制造方法,包 含: (a)在其中已形成第一接合区之半导体基板上,依续 形成第一蚀刻停止膜、第一中间层绝缘膜、第二 中间层绝缘膜、第二蚀刻停止膜、缓冲氧化物膜 、和第一硬式遮罩导电膜; (b)执行蚀刻制程,直到曝露出第一蚀刻停止膜,以 形成接触孔洞; (c)移除曝露的第一蚀刻停止膜,以曝露第一接合区 ; (d)在结果表面上,形成和第一硬式遮罩导电膜相同 的导电膜,然后执行第一平坦化制程,以界定接触 栓塞,直到曝露出缓冲氧化物膜; (e)在含有接触栓塞的结果表面上,依续形成第三中 间层绝缘膜、第二硬式遮罩导电膜、和抗反射膜; (f)将抗反射膜制作成图案,以界定要形成沟渠之区 域,而且在此同时,形成具有梯形剖面之抗反射膜; (g)使用具有梯形剖面之抗反射膜当作蚀刻遮罩,制 作硬式遮罩图案; (h)执行蚀刻制程,直到曝露出第二蚀刻停止膜,使 形成沟渠;及 (i)在结果表面上,形成和第二硬式遮罩导电膜相同 的导电膜,然后执行第二平坦化制程,以界定位元 线,直到曝露出第三中间层绝缘膜。 10.如申请专利范围第9项之方法,其中第一硬式遮 罩导电膜系多晶矽膜。 11.如申请专利范围第9项之方法,其中用以当作硬 式遮罩之第二硬式遮罩导电膜系钨膜。 12.如申请专利范围第9项之方法,其中具有梯形剖 面之抗反射膜的图案制作制程,系使用HBr气体之蚀 刻制程执行。 13.如申请专利范围第9项之方法,其中硬式遮罩的 图案制作制程,系使用SF6、Cl2、O2、BCl3和N2所组合 形成的化合物执行。 14.如申请专利范围第9项之方法,其中只执行直到 曝露出第二蚀刻停止膜之蚀刻制程,系使用C4F8、CH 2F2、Ar和N2的混合气体,C4F8、CH2F2和Ar的混合气体,C5 F8、Ar和O2的混合气体,及C5F8、Ar和O2CH2F2的混合气 体其中之一执行。 15.如申请专利范围第9项之方法,其中第一导电膜 系在第一平坦化期间被移除。 16.如申请专利范围第9项之方法,其中第二导电膜 系在第二平坦化期间被移除。 图式简单说明: 第1图到第7图为根据本发明实施例,用以说明形成 半导体元件的金属线之方法的横截面图;及 第8图和第9图为根据本发明实施例,用以说明形成 半导体元件的金属线之方法的横截面图。 |
