| 主权项 |
1.一种支援双规格记忆体主机板之布局方法,包括: 透过一第一层电路板,将由一控制晶片端经一第一 规格记忆体插槽端走线至一第二规格记忆体插槽 端之复数个讯号线中之一些,由该晶片端经该第一 规格记忆体插槽端走线至该第二规格记忆体插槽 端;以及 透过一第二层电路板,将该些讯号线中之其他由该 晶片端经该第一规格记忆体插槽端走线至该第二 规格记忆体插槽端。 2.如申请专利范围第1项所述之支援双规格记忆体 主机板之布局方法,其中使用一北桥控制晶片端作 为该控制晶片端、以及分别使用一第二代双倍资 料速率(DDR2)规格记忆体插槽端、一第一代双倍资 料速率(DDR1)规格记忆体插槽端作为该第一规格记 忆体插槽端、该第二规格记忆体插槽端。 3.如申请专利范围第2项所述之支援双规格记忆体 主机板之布局方法,更包括: 将该些讯号线分组,一些组透过该第一层电路板由 该北桥晶片端经该第二代双倍资料速率规格记忆 体插槽端走线至该第一代双倍资料速率规格记忆 体插槽端,其他组透过该第二层电路板由该北桥晶 片端经该第二代双倍资料速率规格记忆体插槽端 走线至该第一代双倍资料速率规格记忆体插槽端 。 4.如申请专利范围第3项所述之支援双规格记忆体 主机板之布局方法,其中该些组讯号线包括有复数 组资料线、一组位址线以及一组控制线。 5.如申请专利范围第4项所述之支援双规格记忆体 主机板之布局方法,其中该些组资料线共代表64位 元之资料传输线,且该些组资料线中,代表第0-15位 元为一第一组资料线,代表第16-31位元为一第二组 资料线,代表第32-47位元为一第三组资料线,代表第 48-63位元为一第四组资料线。 6.如申请专利范围第5项所述之支援双规格记忆体 主机板之布局方法,其中该第一、第四组资料线为 透过该第一层电路板由该北桥控制晶片端经该第 二代双倍资料速率规格记忆体插槽端走线至该第 一代双倍资料速率规格记忆体插槽端;该第二、第 三组资料线为透过该第二层电路板由该北桥控制 晶片端经该第二代双倍资料速率规格记忆体插槽 端走线至该第一代双倍资料速率规格记忆体插槽 端。 7.如申请专利范围第6项所述之支援双规格记忆体 主机板之布局方法,其中该组位址线以及该组控制 线为透过该第一层电路板由该北桥控制晶片端经 该第二代双倍资料速率规格记忆体插槽端走线至 该第一代双倍资料速率规格记忆体插槽端。 8.一种支援双规格记忆体主机板之布局结构,包括: 一基材,具有多层电路板; 一控制晶片端,位于该基材表面; 一第一规格记忆体插槽端,位于该基材表面; 一第二规格记忆体插槽端,位于该基材表面;以及 复数组金属线,不同组金属线可分别透过该基材之 两层不同之电路板由该控制晶片端经该第一规格 记忆体插槽端走线至该第二规格记忆体插槽端。 9.如申请专利范围第8项所述之支援双规格记忆体 主机板之布局结构,其中该控制晶片端为一北桥控 制晶片端、该第一规格记忆体插槽端为一第二代 双倍资料速率(DDR2)规格记忆体规格记忆体插槽端, 以及该第二规格记忆体插槽端为一第一代双倍资 料速率(DDR1)规格记忆体插槽端。 10.如申请专利范围第9项所述之支援双规格记忆体 主机板之布局结构,其中该些组金属线包括有四组 资料线、一组位址线以及一组控制线。 11.如申请专利范围第10项所述之支援双规格记忆 体主机板之布局结构,其中该四组资料线代表64位 元之资料传输线,且代表第0-15位元为一第一组资 料线,代表第16-31位元为一第二组资料线,代表第32- 47位元为一第三组资料线,代表第48-63位元为一第 四组资料线。 12.如申请专利范围第11项所述之支援双规格记忆 体主机板之布局结构,其中该第一、该第四组为透 过该基材中之第一层由该北桥控制晶片端经该第 二代双倍资料速率规格记忆体插槽端走线至该第 一代双倍资料速率规格记忆体插槽端;该第二、该 第三组为透过该基材中之第二层由该控制晶片端 经该第二代双倍资料速率规格记忆体插槽端走线 至该第一代双倍资料速率规格记忆体插槽端。 13.如申请专利范围第12项所述之支援双规格记忆 体主机板之布局结构,其中该组位址线以及该组控 制线为透过该基材中之第一层由该控制晶片端经 该第二代双倍资料速率规格记忆体插槽端走线至 该第一代双倍资料速率规格记忆体插槽端。 图式简单说明: 图一系为同时支援第二以及第一代双倍资料速率 规格记忆体规格之主机板布局结构之示意图; 图二系为本发明较佳实施例之支援双规格记忆体 主机板之布局方法之流程图,以及; 图三A以及图三B分别系为本发明较佳实施例之支 援双规格记忆体主机板布局结构之示意图。 |
