| 摘要 |
一种依照本发明之范例实施例配置之快闪记忆体系统（300）使用虚拟接地阵列架构（302）。于程式化操作期间，用负基板偏压来偏压目标记忆体单元（706），以减少或消除漏电流，否则该漏电流可能传导通过该目标记忆体单元（706）。该负基板偏压亦藉由在位元线（BL2）下方将空乏区（714）延伸得更深而减少于邻接目标单元之单元（708）中之程式化干扰的发生，该位元线（BL2）对应于目标装置之汲极。该负基板偏压于验证操作（程式化验证、软程式化验证、抹除验证）期间亦可施加于目标记忆体单元（706），以减少或消除漏电流，否则该漏电流于验证操作期间可能引出错误。 |
