用于可规划逻辑阵列装置之时脉树

摘要

本发明揭示一种用于可规划逻辑阵列装置之时脉树，其所具有各逻辑元件设有埋设式电路，其具有缓冲器将垂直汇流排线连接至水平汇流排线，以致于此等在各水平汇流排线上之时脉可以同步，因为各水平汇流排线具有相同电容器与相同时脉传输闸延迟，且在逻辑元件间之时脉信号具有最小时脉偏移。