| 主权项 |
1.一种随机存取记忆体阵列电路(random access memory array circuit),包括: 一通讯线; 一记忆胞(memory cell),具有复数位元元件(bit-elements) ; 复数存取装置,该每一存取装置耦接于一对应之该 等位元元件之一者及该通讯线之间;以及 一位址线,耦接至该每一存取装置,用以控制该等 位元元件与该通讯线间之并行通讯(concurrent communication)。 2.如申请专利范围第1项之随机存取记忆体阵列电 路,其中,该等位元元件包括双定态闩锁(bistable latches)。 3.如申请专利范围第1项之随机存取记忆体阵列电 路,其中,该等存取装置包括传送电晶体(pass transistors)。 4.如申请专利范围第3项之随机存取记忆体阵列电 路,其中,该位址线与该每一传送电晶体之一控制 线通讯。 5.如申请专利范围第1项之随机存取记忆体阵列电 路,其中,该每一位元元件具有一真节点(true node)以 及一互补节点(complementary node),其中,对该每一位元 元件而言,该等存取装置之一者耦接于该等位元元 件之一者之该真节点以及该通讯线之间,且该等存 取装置之一者耦接于该等位元元件之一者之该互 补节点以及一第二通讯线之间。 6.如申请专利范围第1项之随机存取记忆体阵列电 路,更包括: 复数第二存取装置,该每一第二存取装置耦接于一 对应之该等位元元件之一者及一第二通讯线之间; 以及 一第二位址线,耦接至该每一第二存取装置,用以 控制该等位元元件与该第二通讯线间之并行通讯 。 7.一种静态随机存取记忆体装置(static random access memory device),包括: 一第一位元元件; 一第二位元元件; 一位元线,耦接至该第一位元元件以及该第二位元 元件; 一第一存取装置,用以控制该位元线与该第一位元 元件间之通讯; 一第二存取装置,用以控制该位元线与该第二位元 元件间之通讯;以及 至少一字元线(word line),用以同时启动该第一存取 装置与该第二存取装置。 8.如申请专利范围第7项之静态随机存取记忆体装 置,其中,该每一位元元件具有一双定态闩锁( bistable latch)。 9.如申请专利范围第7项之静态随机存取记忆体装 置,其中,该每一位元元件具有复数反向器。 10.如申请专利范围第7项之静态随机存取记忆体装 置,其中,该至少一字元线系一单一字元线,耦接至 该第一存取装置与该第二存取装置。 11.如申请专利范围第7项之静态随机存取记忆体装 置,其中,该至少一字元线包括一第一字元线,耦接 至该第一存取装置,以及一第二字元线,耦接至该 第二存取装置。 12.如申请专利范围第11项之静态随机存取记忆体 装置,其中,该第一字元线与该第二字元线藉由一 导线(conductive line)彼此连接。 13.如申请专利范围第11项之静态随机存取记忆体 装置,另包括一列选择器(row selector),用以同时启动 该第一位元线以及该第二位元线。 14.一种随机存取记忆体阵列电路(random access memory array circuit),包括: 一记忆胞(memory cell),具有复数位元元件(bit-elements) ,该每一位元元件包括一具有一第一反向器以及一 第二反向器之双定态闩锁,其中,该第一反向器之 一输入端(input terminal)在一真节点上耦接至该第二 反向器之一输出端,以及该第二反向器之一输入端 在一互补节点上耦接至该第一反向器之一输出端; 复数第一传送电晶体,该每一第一传送电晶体耦接 于一第一位元线以及一对应之该等位元元件之一 者之该真节点之间; 复数第二传送电晶体,该每一第二传送电晶体耦接 于一第二位元线以及一对应之该等位元元件之一 者之该互补节点之间;以及 一字元线,耦接至该每一第一以及第二传送电晶体 之控制端点,用以同时控制该等位元元件与该第一 及该第二位元线间之通讯。 15.如申请专利范围第14项之随机存取记忆体阵列 电路,另包括: 复数第三传送电晶体,该每一第三传送电晶体耦接 于一第三位元线以及一对应之该等位元元件之一 者之该真节点之间; 复数第四传送电晶体,该每一第四传送电晶体耦接 于一第四位元线以及一对应之该等位元元件之一 者之该互补节点之间;以及 一第二字元线,耦接至该每一第三以及第四传送电 晶体之控制端点,用以同时控制该等位元元件与该 第三及该第四位元线间之通讯。 16.一种随机存取记忆体阵列电路(random access memory array circuit),包括: 一通讯线; 一第一位元元件; 一第二位元元件; 一第一存取装置,耦接于该第一位元元件与该通讯 线之间; 一第二存取装置,耦接于该第二位元元件与该通讯 线之间; 一位址线,耦接至该第一存取元件,用以控制该第 一位元元件与该通讯线间之通讯;以及 一可选取连接,用以耦接该位址线与该第二存取装 置,以控制该第二位元元件与该通讯线间之通讯。 17.如申请专利范围第16项之随机存取记忆体阵列 电路,其中,该可选取连接系一选择性的金属罩幕( metal mask option)。 18.如申请专利范围第16项之随机存取记忆体阵列 电路,其中,该可选取连接系一选择性的多晶矽罩 幕(polysilicon mask option)。 19.如申请专利范围第16项之随机存取记忆体阵列 电路,其中,该可选取连接系一熔线(fuse)。 20.一种静态随机存取记忆体装置(static random access memory device),包括: 一记忆体阵列,具有排列成矩阵状之复数行与列之 复数记忆胞; 复数字元线,用以开启相对应之该等记忆胞列; 一位址解码器,用以经由复数位址资料线接收位址 资料以及根据接收到之该位址资料,开启该等字元 线;以及 一可选取连接,用以耦接至少该等位址资料线之二 者。 21.如申请专利范围第20项之静态随机存取记忆体 装置,其中,该可选取连接系一选择性的金属罩幕( metal mask option)。 22.如申请专利范围第20项之静态随机存取记忆体 装置,其中,该可选取连接系一选择性的多晶矽罩 幕(polysilicon mask option)。 23.如申请专利范围第20项之静态随机存取记忆体 装置,其中,该可选取连接系一熔线(fuse)。 图式简单说明: 第1图为一随机存取记忆体(SRAM)装置之方块图。 第2A图为根据本发明第一实施例所述之之一单埠 SRAM记忆胞示意图。 第2B图为一可使用于SRAM记忆胞内之闩锁示意图。 第2C及2D图为根据本发明第二及第三实施例所述之 单埠SRAM记忆胞示意图。 第3图为一SRAM记忆阵列里之位元线连接例。 第4A~4C图为双埠SRAM记忆胞实例之示意图。 第5图为一列选择装置之实例示意图。 第6A~6C图为第5图之列选择装置之可能的连接选择 示意图。 |
