| 主权项 |
1.一种积体电路记忆体元件,包括: 一半导体主体; 多数个闸极,串联排列于该半导体主体上,以多数 个隔离构件隔离相邻之该些闸极,该些闸极形成一 闸极列,该些闸极包括该闸极列中之一第一闸极与 一最终闸极; 一电荷储存结构,配置于该半导体主体上,该电荷 储存结构包括多数个电荷捕捉区域,该些电荷捕捉 区域位于该串列中超过一个该些闸极下方; 一第一电路系统,用以传导源极偏压与汲极偏压至 该闸极列中该第一闸极附近与该最终闸极附近之 该半导体主体;以及 一第二电路系统,用以传导闸极偏压至该些闸极; 其中该半导体主体包括连续的一多重闸极通道区, 该多重闸极通道区位于该闸极列中该些闸极之下, 且该多重闸极通道区具有n型导电性与p型导电性 其中之一。 2.如申请专利范围第1项所述之积体电路记忆体元 件,其中该电荷捕捉区域位于全部该些闸极下方。 3.如申请专利范围第1项所述之积体电路记忆体元 件,其中该第一电路系统包括排列为位元线之一第 一导电材料,以及该第二电路系统包括排列为字元 线之一第二导电材料。 4.如申请专利范围第1项所述之积体电路记忆体元 件,其中该第一电路系统包括排列为位元线之一第 一导电材料、位于该半导体主体中邻近该闸极列 中之该第一闸极之一位于该半导体主体中邻近该 闸极列中之该最终闸极之一第二电极区域,其中该 第一电极区域与该第二电极区域具有n型导电性与 p型导电性其中之一;以及一元件,适于选择性连接 该第一电极区域与该第二电极区至少其中之一至 位元线。 5.如申请专利范围第1项所述之积体电路记忆体元 件,其中该第一电路系统包括排列为位元线之一第 一导电材料、位于该半导体主体中邻近该闸极列 中之该第一闸极之一位于该半导体主体中邻近该 闸极列中之该最终闸极之一第二电极区域,其中该 第一电极区域与该第二电极区域具有n型导电性与 p型导电性其中之一。 6.如申请专利范围第1项所述之积体电路记忆体元 件,其中该第一电路系统包括一位元线,该位元线 包括一附加闸极,邻近该闸极列之该第一闸极且位 于该多重闸极通道区之上,当经过选择后,该附加 闸极耦接至该解码电路系统且将该多重闸极通道 区耦接至该位元线。 7.如申请专利范围第1项所述之积体电路记忆体元 件,其中该第一电路系统包括一第一位元线与一第 二位元线,该第一位元线与该第二位元线包括邻近 该闸极列之该第一闸极且位于该多重闸极通道区 之上之一第一附加闸极与邻近该闸极列之该最终 闸极且位于该多重闸极通道区之上之一第二附加 闸极,当经过选择后,该第一附加闸极与该第二附 加闸极耦接至解码电路系统且将该多重闸极通道 区耦接至该第一位元线与该第二位元线。 8.如申请专利范围第1项所述之积体电路记忆体元 件,其中该电荷储存结构包括一堆叠介电层、一电 荷捕捉介电层与一顶介电层,其中该堆叠介电包括 一底介电层。 9.如申请专利范围第1项所述之积体电路记忆体元 件,其中该电荷储存结构包括一堆叠介电层、一电 荷捕捉介电层与一顶介电层,其中该堆叠介电包括 一底介电层,且其中该电荷捕捉介电层由氮化矽所 组成。 10.如申请专利范围第1项所述之积体电路记忆体元 件,更包括一控制器,控制该第一电路系统与第二 电路系统以建立一偏压配置,以引起电子注入穿遂 至该电荷捕捉区域,其中该电荷捕捉区域位于该闸 极列中一选定闸极下方。 11.如申请专利范围第1项所述之积体电路记忆体元 件,其中该闸极列包括超过二个闸极,且该电荷储 存结构包括该闸极列中位于超过二个该些闸极下 之多数个电荷捕捉区域。 12.一种积体电路记忆体元件,包括: 一半导体主体; 多数个字元线,延伸穿过该半导体主体; 多数个位元线,与该些字元线垂直排列穿过该半导 体主体; 一解码电路系统,位于该半导体主体上,且该解码 电路系统耦接至该些字元线与该些位元线; 一阵列,包括多数个多重闸极储存单元,该阵列耦 接至该些字元线与该些位元线,其中该些多重闸极 储存单元分别包括: 多数个闸极,排列于一闸极列中,该些闸极分别耦 接至该些字元线中之字元线,其中多数个闸极包括 该闸极列中之一第一闸极与一最终闸极,并以绝缘 构件隔离该闸极列中相邻之该些闸极; 一电荷储存结构,位于该半导体主体上,该电荷储 存结构包括多数个电荷捕捉区域,位于该闸极列中 超过一个该些闸极下之下;以及 一多重闸极通道区,该多重闸极通道区为连续的且 位于该闸极列中之该些闸极之下,其中该多重闸极 通道区具有n型导电性与p型导电性其中之一;以及 一源极电极与一汲极电极,位于该闸极列中之该第 一闸极与该最终闸极附近,且该源极电极与该汲极 电极至少其中之一耦接至该些位元线中之一位元 线。 13.如申请专利范围第12项所述之积体电路记忆体 元件,其中该电荷捕捉区域位于全部该些闸极下方 。 14.如申请专利范围第12项所述之积体电路记忆体 元件,其中该源极电极包括一第一电极区,于半导 体主体中邻近该闸极列中之该第一闸极,且该汲极 电极包括一第二电极区,于半导体主体中邻近该闸 极列中之该最终闸极,其中该第一电极区与该第二 电极区具有n型导电性与p型导电性其中之一。 15.如申请专利范围第12项所述之积体电路记忆体 元件,其中该源极电极包括一第一电极区,于半导 体主体中邻近该闸极列中之该第一闸极,且该汲极 电极包括一第二电极区,于半导体主体中邻近该闸 极列中之该最终闸极,其中该第一电极区与该第二 电极区具有n型导电性与p型导电性其中之一;以及 一元件,耦接至该解码电路系统,该元件适于选择 性连接该第一电极区与该第二电极区至少其中之 一至该些位元线。 16.如申请专利范围第12项所述之积体电路记忆体 元件,其中该些多重闸极储存单元分别包括一附加 闸极,邻近该闸极列之该第一闸极且位于该多重闸 极通道区之上,当经过选择后,该附加闸极耦接至 该解码电路系统且将该多重闸极通道区耦接至该 源极电极与该汲极电极其中之一。 17.如申请专利范围第12项所述之积体电路记忆体 元件,其中该电荷储存结构包括一堆叠介电层、一 电荷捕捉介电层与一顶介电层,其中该堆叠介电包 括一底介电层。 18.如申请专利范围第12项所述之积体电路记忆体 元件,其中该电荷储存结构包括一堆叠介电层、一 电荷捕捉介电层与一顶介电层,其中该堆叠介电包 括一底介电层,且其中该电荷捕捉介电层由氮化矽 所组成。 19.如申请专利范围第12项所述之积体电路记忆体 元件,更包括一控制器,耦接至该些字元线与该些 位元线,以对于该阵列中之该些多重闸极储存单元 建立一偏压配置,该偏压配置引起电子注入穿遂至 该电荷捕捉区域,其中该电荷捕捉区域位于该闸极 列中一选定闸极下方。 20.如申请专利范围第12项所述之积体电路记忆体 元件,更包括一控制器,耦接至该些字元线与该些 位元线,以对于该阵列中之该些多重闸极储存单元 建立一偏压配置,该偏压配置引起电子射出穿遂至 该电荷捕捉区域,其中该电荷捕捉区域位于该闸极 列中一选定闸极下方。 21.如申请专利范围第12项所述之积体电路记忆体 元件,其中该闸极列包括超过二个闸极,且该电荷 储存结构包括该闸极列中位于超过二个该些闸极 下之多数个电荷捕捉区域。 22.如申请专利范围第12项所述之积体电路记忆体 元件,更包括一控制器,耦接至该些字元线与该些 位元线,以建立多数个偏压配置,以于该阵列中对 该些多重闸极储存单元进行读取、程式化与抹除 。 23.一种积体电路记忆体元件的操作方法,该积体电 路记忆体元件包括一该半导体主体、位于该半导 体主体上串联排列之多数个闸极且该些闸极形成 一闸极列、于该闸极列中该些闸极具有一第一闸 极与一最终闸极,并以绝缘构件隔离该闸极列中邻 近之该些闸极与位于该半导体主体上之一电荷储 存结构,其中该电荷储存结构包括位于该闸极列中 超过一个该些闸极下方之多数个电荷储存区,其中 该半导体主体包括位于该闸极列中该些闸极下方 之连续的一多重闸极通道区,该多重闸极通道区有 n型导电性与p型导电性其中之一;该积体电路记忆 体元件的操作方法包括在一选定闸极上施加一偏 压配置以程式化资料,该偏压配置包括: 于该多重闸极通道区中施加一基底偏压条件至该 半导体主体; 于该闸极列中该第一闸极与该最终闸极其中之一 附近施加一源极偏压条件至该半导体主体; 于该闸极列中该第一闸极与该最终闸极其中另一 个附近施加一汲极偏压条件至该半导体主体;以及 于该闸极列中施加多数个闸极偏压条件至该些闸 极,其中该些闸极偏压条件包括一程式化电压与一 反转电压,其中于该闸极列中之该选定闸极上之该 程式化电压相对于该基底偏压条件,足够降低电子 注入电流至位于选该定闸极下方之该电荷捕捉区 域,以建立一高临界电压状态,而于该闸极列中之 其他闸极上之该反转电压足够减少该多重闸极通 道区中之反转而没有有效之电子注入至位于该些 其他闸极下方之多数个电荷储存区,其中该多重闸 极通道区位于该些其他闸极下方。 24.如申请专利范围第23项所述之积体电路记忆体 元件的操作方法,更包括施加一偏压配置以进行读 取,该偏压配置包括: 于该多重闸极通道区中施加一基底偏压条件至该 半导体主体; 于该闸极列中该第一闸极与该最终闸极其中之一 附近施加一源极偏压条件至该半导体主体; 于该闸极列中该第一闸极与该最终闸极其中另一 个附近施加一汲极偏压条件至该半导体主体;以及 于该闸极列中施加多数个闸极偏压条件至该些闸 极,其中该些闸极偏压条件包括于该闸极列中之该 选定闸极上相对于该基底偏压条件之一读取电压, 该读取电压高于低临界电压状态的临界电压,且该 些闸极偏压条件包括于该闸极列中之其他闸极上 之一反转偏压,该反转电压足够减少该多重闸极通 道区中之反转,其中该多重闸极通道区位于该些其 他闸极下方,该反转电压高于高临界电压状态的临 界电压。 25.如申请专利范围第24项所述之积体电路记忆体 元件的操作方法,更包括施加一偏压配置以进行抹 除,该偏压配置包括: 于该多重闸极通道区中施加一基底偏压条件至该 半导体主体; 于该闸极列中该第一闸极与该最终闸极其中之一 附近施加一源极偏压条件至该半导体主体; 于该闸极列中该第一闸极与该最终闸极其中另一 个附近施加一汲极偏压条件至该半导体主体;以及 于该闸极列中施加多数个闸极偏压条件至该些闸 极,其中该些闸极偏压条件包括多数个电压,该些 电压足够引起电子从该些电荷捕捉区域射出或电 洞注入该些电荷捕捉区域,以建立低的临界电压状 态,其中该些电荷捕捉区域位于该闸极列中之该些 闸极之下。 图式简单说明: 图1绘示为习知一种电荷捕捉记忆胞。 图2A与图2B绘示为以引起FN穿遂对习知的电荷捕捉 记忆胞进行程式化的偏压配置。 图3绘示为习知一种以NAND结构的电荷捕捉记忆胞 列的配置,并以一种偏压配置对记忆胞列中选定的 记忆胞进行程式化。 图4绘示为具有二个控制闸极的多重闸极记忆胞。 图5绘示为如图4所示的多重闸极记忆胞的图示符 号。 图6绘示为具有二个控制闸极的多重闸极记忆胞, 并以一种偏压配置在记忆胞列中对位于选定的记 忆胞下方的储存区域进行程式化。 图7A至图7D绘示为具有二个控制闸极的多重闸极记 忆胞,并以个别的偏压配置在记忆胞列中对位于选 定的记忆胞下方的储存区域进行读取。 图8绘示为具有二个控制闸极的多重闸极记忆胞, 并以一种偏压配置在记忆胞列中对位于选定的记 忆胞下方的储存区域进行抹除。 图9绘示为具有二个控制闸极的多重闸极记忆胞, 并以可选择的偏压配置在记忆胞列中对位于选定 的记忆胞下方的储存区域进行抹除。 图10绘示为具有N个控制闸极的多重闸极记忆胞。 图11绘示为如图4所示的多重闸极记忆胞的图示符 号。 图12绘示为具有N个控制闸极的多重闸极记忆胞,并 以一种偏压配置在记忆胞列中对位于选定的记忆 胞下方的储存区域进行程式化。 图13绘示为具有N个控制闸极的多重闸极记忆胞,并 以一种偏压配置在记忆胞列中对位于选定的记忆 胞下方的储存区域进行读取。 图14绘示为具有N个控制闸极的多重闸极记忆胞,并 以一种偏压配置在记忆胞列中对位于选定的记忆 胞下方的储存区域进行抹除。 图15绘示为具有N个控制闸极的多重闸极记忆胞,并 以可选择的偏压配置在记忆胞列中对位于选定的 记忆胞下方的储存区域进行抹除。 图16绘示为施加图14与图15的偏压配置来进行抹除 的简化流程图。 图17绘示为具有N个控制闸极的多重闸极记忆胞,在 记忆胞列中第一闸极与最终闸极附近,以电路系统 传导源极电压和汲极电压至半导体主体。 图18绘示为具有N个控制闸极的多重闸极记忆胞,在 记忆胞列中第一闸极与最终闸极附近,以选择闸极 电晶体 图19绘示为具有N个控制闸极的多重闸极记忆胞,以 可选择的实施方式,在记忆胞列中第一闸极与最终 闸极附近,对选择闸极传导源极电压和汲极电压至 半导体主体。 图20绘示为具有N个控制闸极的多重闸极记忆胞,以 另一个可选择的实施方式,在记忆胞列中第一闸极 与最终闸极附近,对选择闸极传导源极电压和汲极 电压至半导体主体。 图21绘示为具有N个控制闸极的多重闸极记忆胞,以 可选择的电路系统,在记忆胞列中第一闸极与最终 闸极附近,对选择闸极传导源极电压和汲极电压至 半导体主体。 图22绘示为具有N+1个(奇数个)控制闸极的多重闸极 记忆胞,以记忆胞列中偶数的闸极作为控制闸极来 储存资料。 图23绘示为具有N+1个(奇数个)控制闸极的多重闸极 记忆胞,以记亿胞列中奇数的闸极作为控制闸极来 储存资料。 图24A至图24F绘示为多重闸极记忆胞的制作流程。 图25绘示为在如图24A至图24F的多重闸极记忆胞的 制作流程中,穿过电荷储存结构形成源极和汲极掺 杂物的步骤。 图26A至图26D绘示为如图22或图23的多重闸极记忆胞 的制作流程图。 图27绘示为包括多重闸极记忆胞阵列的积体电路 之方块图。 图28绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,其中上述储存区域与每一个控制 闸极联系。 图29绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,在选定的控制闸极下以一种偏压 配置进行抹除资料,其中上述储存区域与每一个控 制闸极联系。 图30绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,在选定的控制闸极下以可选择的 偏压配置进行抹除资料,其中上述储存区域与每一 个控制闸极联系。 图31绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第一控制闸极下方的左侧 位元1-1以一种偏压配置进行程式化,其中上述储存 区域与每一个控制闸极联系。 图32绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第一控制闸极下方的右侧 位元1-2以一种偏压配置进行程式化,其中上述储存 区域与每一个控制闸极联系。 图33绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第二控制闸极下方的左侧 位元2-1以一种偏压配置进行程式化,其中上述储存 区域与每一个控制闸极联系。 图34绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第二控制闸极下方的右侧 位元2-2以一种偏压配置进行程式化,其中上述储存 区域与每一个控制闸极联系。 图35绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第一控制闸极下方的左侧 位元1-1以一种偏压配置进行读取,其中上述储存区 域与每一个控制闸极联系。 图36绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第一控制闸极下方的右侧 位元1-2以一种偏压配置进行读取,其中上述储存区 域与每一个控制闸极联系。 图37绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第二控制闸极下方的左侧 位元2-1以一种偏压配置进行读取,其中上述储存区 域与每一个控制闸极联系。 图38绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第二控制闸极下方的右侧 位元2-2以一种偏压配置进行读取,其中上述储存区 域与每一个控制闸极联系。 图39绘示为具有N个控制闸极与二个储存区域的多 重闸极记忆胞,其中上述储存区域与每一个控制闸 极联系。 图40绘示为具有N个控制闸极与二个储存区域的多 重闸极记忆胞,在选定的控制闸极下以一种偏压配 置进行抹除,其中上述储存区域与每一个控制闸极 联系。 图41绘示为具有N个控制闸极与二个储存区域的多 重闸极记忆胞,在选定的控制闸极下以可选择的偏 压配置进行抹除,其中上述储存区域与每一个控制 闸极联系。 图42绘示为具有N个控制闸极与二个储存区域的多 重闸极记忆胞,对位于选定的控制闸极下方的左侧 位元以一种偏压配置进行程式化,其中上述储存区 域与每一个控制闸极联系。 图43绘示为具有N个控制闸极与二个储存区域的多 重闸极记忆胞,对位于选定的控制闸极下方的右侧 位元以一种偏压配置进行程式化,其中上述储存区 域与每一个控制闸极联系。 图44绘示为具有N个控制闸极与二个储存区域的多 重闸极记忆胞,对位于选定的控制闸极下方的左侧 位元以一种偏压配置进行读取,其中上述储存区域 与每一个控制闸极联系。 图45绘示为具有N个控制闸极与二个储存区域的多 重闸极记忆胞,对位于选定的控制闸极下方的右侧 位元以一种偏压配置进行读取,其中上述储存区域 与每一个控制闸极联系。 图46绘示为多重闸极记忆胞之一区段的布局图。 图47绘示为多重闸极记忆胞之一区段的第一可选 择的布局图。 图48绘示为多重闸极记忆胞之一区段的第二可选 择的布局图。 图49绘示为多重闸极记忆胞之一区段的第三可选 择的布局图。 图50绘示为多重闸极记忆胞之一区段的第四可选 择的布局图。 图51绘示为多重闸极记忆胞之一区块的布局图,此 区块包括多数个区段。 |
