| 主权项 |
1.一种记忆体系统,包括: 多数个半导体记忆体元件;以及 一记忆体控制器,该记忆体控制器用以控制该些半 导体记忆体元件, 其中该记忆体控制器用以提供一命令讯号及一晶 片选择讯号给该些半导体记忆体元件,并且输出该 些半导体记忆体元件的一输出资料触发讯号,以及 该些半导体记忆体元件的每一个用以侦测一读取 命令及一虚拟读取命令以响应该命令讯号及该晶 片选择讯号,并且根据所计算的一前置周期数目来 产生至少一个前置讯号。 2.如申请专利范围第1项所述之记忆体系统,其中所 计算的该前置周期数目藉由将一个表示该虚拟读 取命令与该读取命令之间的若干个周期之周期数 目减去一个对应于一突发长度之周期数目来计算 。 3.如申请专利范围第1项所述之记忆体系统,其中该 记忆体控制器用以经由一共用线路来输出该些半 导体记忆体元件的该输出资料触发讯号。 4.如申请专利范围第1项所述之记忆体系统,其中提 供给该些半导体记忆体元件的每一个的该晶片选 择讯号是一个别的晶片选择讯号。 5.如申请专利范围第1项所述之记忆体系统,其中提 供给该些半导体记忆体元件的每一个的该命令讯 号接收一共同的命令讯号。 6.如申请专利范围第2项所述之记忆体系统,其中该 些半导体记忆体元件的每一个藉由侦测至少一个 其他半导体记忆体元件的一读取命令来侦测该虚 拟读取命令以响应该命令讯号及该晶片选择讯号 。 7.如申请专利范围第4项所述之记忆体系统,其中该 些半导体记忆体元件的每一个包括: 一命令解码器,该命令解码器用以解码一读取讯号 、一虚拟读取讯号以及一模式设定讯号; 一模式设定部分,该模式设定部分用以设定一突发 长度讯号及一行位址触发(CAS)潜伏讯号以响应该 模式设定讯号;以及 一前置周期计算器,该前置周期计算器用以根据所 计算的该前置周期数目来产生一前置周期讯号。 8.如申请专利范围第7项所述之记忆体系统,其中该 些半导体记忆体元件的每一个更包括一输出资料 触发讯号产生器,该输出资料触发讯号产生器用以 根据该行位址触发(CAS)潜伏讯号来延迟所产生的 该输出资料触发讯号,并且产生该输出资料触发讯 号的一触发讯号以响应该读取讯号。 9.如申请专利范围第7项所述之记忆体系统,其中该 命令解码器若启动该晶片选择讯号且该命令讯号 指定一读取命令则将产生该读取讯号,而若终止该 晶片选择讯号且该命令讯号指定一读取命令则将 产生该虚拟读取讯号。 10.如申请专利范围第7项所述之记忆体系统,其中 该前置周期计算器包括: 一启用讯号产生器,该启用讯号产生器用以产生一 启用讯号,该启用讯号在一个对应于该突发长度的 周期期间予以延迟,并响应该虚拟读取讯号及该读 取讯号其中一个而予以启动,且响应该虚拟读取讯 号及该读取讯号的下一个而予以终止; 一前置周期计数器,该前置周期计数器用以若启动 该启用讯号则将执行一计数操作以响应一时脉讯 号,而若终止该启用讯号则将停止该计数操作以产 生所计算的该前置周期数目;以及 一暂存器,该暂存器用以储存所计算的该前置周期 数目,并且输出该前置周期讯号。 11.如申请专利范围第10项所述之记忆体系统,其中 该模式设定部分更用以设定一前置周期临界値以 响应该模式设定讯号。 12.如申请专利范围第11项所述之记忆体系统,其中 该前置周期计数器用以若所计算的该前置周期数 目变成该前置周期临界値则将停止该计数操作。 13.如申请专利范围第12项所述之记忆体系统,其中 该暂存器起初储存该前置周期临界値,接着储存所 计算的该前置周期数目以响应该读取讯号,并且输 出该前置周期讯号。 14.如申请专利范围第10项所述之记忆体系统,其中 该启用讯号产生器包括: 一逻辑累加闸,该逻辑累加闸用以逻辑累加该虚拟 读取讯号与该读取讯号; 一突发长度延迟器,该突发长度延迟器用以根据该 突发长度讯号将该逻辑累加闸的一输出讯号延迟 若干个周期;以及 一闩锁,该闩锁用以产生该启用讯号,该启用讯号 若启动该突发长度延迟器的一输出讯号则将予以 启动,而若启动该逻辑累加闸的一输出讯号则将予 以终止。 15.如申请专利范围第14项所述之记忆体系统,其中 该突发长度延迟器包括若干个串级连接D型正反器 ,并且该些D型正反器用以若启动该逻辑累加闸的 该输出讯号则将予以重置。 16.如申请专利范围第11项所述之记忆体系统,其中 该前置周期计数器包括: 一第一逻辑乘积闸,该第一逻辑乘积闸用以产生该 时脉讯号以响应一比较讯号; 一计数器,该计数器用以若启动该启用讯号则将予 以启用,并执行该计数操作来产生所计算的该前置 周期数目以响应该第一逻辑乘积闸的一输出讯号, 且若终止该启用讯号则将予以重置;以及 一比较器,该比较器用以比较所计算的该前置周期 数目与该前置周期临界値,并且产生该比较讯号。 17.如申请专利范围第16项所述之记忆体系统,其中 该计数器包括若干个正反器,该些正反器将串级连 接且用以执行该计数操作以响应该第一逻辑乘积 闸的该输出讯号。 18.如申请专利范围第17项所述之记忆体系统,其中 每一该串级连接正反器包括: 一第二逻辑乘积闸,该第二逻辑乘积闸用以对一输 入讯号与一计数输出讯号进行及(AND)运算,以便产 生该第二逻辑乘积闸的一输出讯号; 一互斥或(XOR)闸,该互斥或(XOR)闸用以对该输入讯 号与一计数输入讯号进行互斥或(XOR)运算;以及 一D型正反器,该D型正反器用以闩锁该互斥或(XOR) 闸的一输出讯号来产生该计数输出讯号以响应该 时脉讯号, 其中施加该启用讯号至该些串级连接正反器的第 一个正反器作为该输入讯号,并施加一地电压作为 该些串级连接正反器的该第一个正反器的一计数 输入讯号,且施加前一个串级连接正反器的一输出 讯号及一计数输出讯号作为后一个串级连接正反 器的一输入讯号及一计数输入讯号。 19.一种半导体记忆体元件,包括: 一命令解码器,该命令解码器用以解码一读取讯号 、一虚拟读取讯号以及一模式设定讯号; 一模式设定部分,该模式设定部分用以设定一突发 长度讯号及一行位址触发(CAS)潜伏讯号以响应该 模式设定讯号;以及 一前置周期计算器,该前置周期计算器用以根据所 计算的一前置周期数目来产生一前置周期讯号。 20.如申请专利范围第19项所述之半导体记忆体元 件,其中所计算的该前置周期数目藉由将一个表示 该虚拟读取讯号与该读取讯号之间所发生的若干 个周期之周期数目减去一个对应于该突发长度之 周期数目来计算。 21.如申请专利范围第20项所述之半导体记忆体元 件,其中该半导体记忆体元件更包括一输出资料触 发讯号产生器,该输出资料触发讯号产生器用以产 生一输出资料触发讯号以响应该读取讯号,并根据 该行位址触发(CAS)潜伏讯号来延迟所产生的该输 出资料触发讯号,且产生该输出资料触发讯号的一 触发讯号。 22.如申请专利范围第20项所述之半导体记忆体元 件,其中该命令解码器若启动一晶片选择讯号且一 命令讯号指定一读取命令则将产生该读取讯号,而 若终止该晶片选择讯号且该命令讯号指定一读取 命令则将产生该虚拟读取讯号。 23.如申请专利范围第20项所述之半导体记忆体元 件,其中该前置周期计算器包括: 一启用讯号产生器,该启用讯号产生器用以产生一 启用讯号,该启用讯号根据该突发长度予以延迟若 干个周期,并响应该虚拟读取讯号及该读取讯号其 中一个而予以启动,且响应该虚拟读取讯号及该读 取讯号的下一个而予以终止; 一前置周期计数器,该前置周期计数器用以若启动 该启用讯号则将执行一计数操作以响应一时脉讯 号,而若终止该启用讯号则将停止该计数操作以产 生该前置周期数目;以及 一暂存器,该暂存器用以储存该前置周期数目,并 且输出该前置周期讯号。 24.如申请专利范围第20项所述之半导体记忆体元 件,其中该模式设定部分更用以设定一前置周期临 界値以响应该模式设定讯号。 25.如申请专利范围第24项所述之半导体记忆体元 件,其中该前置周期计数器若该前置周期数目变成 该前置周期临界値则将停止该计数操作。 26.如申请专利范围第25项所述之半导体记忆体元 件,其中该暂存器起初储存该前置周期临界値,接 着储存所计算的该前置周期数目以响应该读取讯 号,并且输出该前置周期讯号。 27.如申请专利范围第23项所述之半导体记忆体元 件,其中该启用讯号产生器包括: 一逻辑累加闸,该逻辑累加闸用以逻辑累加该虚拟 读取讯号与该读取讯号; 一突发长度延迟器,该突发长度延迟器用以将该逻 辑累加闸的一输出讯号延迟与该突发长度讯号相 对应的若干个周期;以及 一闩锁,该闩锁用以产生该启用讯号,该启用讯号 若启动该突发长度延迟器的一输出讯号则将予以 启动,而若启动该逻辑累加闸的一输出讯号则将予 以终止。 28.如申请专利范围第27项所述之半导体记忆体元 件,其中该突发长度延迟器包括若干个串级连接D 型正反器,并且该些D型正反器用以若启动该逻辑 累加闸的该输出讯号则将予以重置。 29.如申请专利范围第24项所述之半导体记忆体元 件,其中该前置周期计数器包括: 一第一逻辑乘积闸,该第一逻辑乘积闸用以产生该 时脉讯号以响应一比较讯号; 一计数器,该计数器用以若启动该启用讯号则将予 以启用,并执行该计数操作来产生所计算的该前置 周期数目以响应该第一逻辑乘积闸的一输出讯号, 且若终止该启用讯号则将予以重置;以及 一比较器,该比较器用以比较所计算的该前置周期 数目与该前置周期临界値,并且产生该比较讯号。 30.如申请专利范围第29项所述之半导体记忆体元 件,其中该计数器包括若干个正反器,该些正反器 将串级连接且用以执行该计数操作以响应该第一 逻辑乘积闸的该输出讯号。 31.如申请专利范围第30项所述之半导体记忆体元 件,其中每一该串级连接正反器包括: 一第二逻辑乘积闸,该第二逻辑乘积闸用以对一输 入讯号与一计数输出讯号进行及(AND)运算,以便产 生一输出讯号; 一互斥或(XOR)闸,该互斥或(XOR)闸用以对该输入讯 号与一计数输入讯号进行互斥或(XOR)运算;以及 一D型正反器,该D型正反器用以闩锁该互斥或(XOR) 闸的一输出讯号来产生作为该计数输出讯号以响 应该时脉讯号, 其中施加该启用讯号至该些串级连接正反器的第 一个正反器作为该输入讯号,并施加一地电压作为 该些串级连接正反器的该第一个正反器的一计数 输入讯号,且施加前一个串级连接正反器的一输出 讯号及一计数输出讯号作为后一个串级连接正反 器的一输入讯号及一计数输入讯号。 32.一种输出资料触发讯号输出方法,包括: 施加一命令讯号及一晶片选择讯号至多数个半导 体记忆体元件的每一个; 侦测一读取命令及一虚拟读取命令以响应该命令 讯号及该晶片选择讯号; 计算一前置周期数目;以及 根据所计算的该前置周期数目来产生至少一个前 置讯号。 33.如申请专利范围第32项所述之输出资料触发讯 号输出方法,其中计算该前置周期数目的该步骤包 括将一个表示该虚拟读取命令与该读取命令之间 所发生的若干个周期之周期数目减去一个对应于 一突发长度讯号之周期数目。 34.如申请专利范围第33项所述之输出资料触发讯 号输出方法,该输出资料触发讯号输出方法更包括 : 经由一共用线路来输出该些半导体记忆体元件的 该输出资料触发讯号。 35.如申请专利范围第34项所述之输出资料触发讯 号输出方法,其中施加该命令讯号及该晶片选择讯 号的该步骤包括: 施加一相同的命令讯号至该些半导体记忆体元件 的每一个;以及 施加一个别的晶片选择讯号至该些半导体记忆体 元件的每一个。 36.如申请专利范围第34项所述之输出资料触发讯 号输出方法,其中侦测该读取命令及该虚拟读取命 令的该步骤包括对该些半导体记忆体元件的每一 个藉由侦测至少一个其他半导体记忆体元件的一 读取命令来侦测该虚拟读取命令以响应该命令讯 号及该晶片选择讯号。 37.如申请专利范围第36项所述之输出资料触发讯 号输出方法,该输出资料触发讯号输出方法更包括 : 产生一读取讯号、一虚拟读取讯号以及一模式设 定讯号以响应该命令讯号及该晶片选择讯号; 设定一突发长度讯号、一行位址触发(CAS)潜伏讯 号以及一前置周期临界値以响应该模式设定讯号; 产生一输出资料触发讯号以响应该读取讯号;以及 将所产生的该输出资料触发讯号延迟与该行位址 触发(CAS)潜伏讯号相对应的若干个周期。 38.如申请专利范围第37项所述之输出资料触发讯 号输出方法,其中产生该读取讯号、该虚拟读取讯 号以及该模式设定讯号的该步骤包括若启动该晶 片选择讯号且该命令讯号是一个指定一读取命令 的讯号则将产生该读取讯号,而若终止该晶片选择 讯号且该命令讯号是一个指定一读取命令的讯号 则将产生该虚拟读取讯号。 39.如申请专利范围第38项所述之输出资料触发讯 号输出方法,其中根据所计算的该前置周期数目来 产生该些前置讯号的该步骤包括: 产生一启用讯号,该启用讯号予以延迟与该突发长 度讯号相对应的若干个周期,并响应该虚拟读取讯 号及该读取讯号其中一个而予以启动,且响应该虚 拟读取讯号及该读取讯号的下一个而予以终止; 若启动该启用讯号则将执行一计数操作; 若所计算的该前置周期数目变成该前置周期临界 値则将停止该计数,而若终止该启用讯号则将完成 该计数操作以产生所计算的该前置周期数目; 储存该前置周期临界値及所计算的该前置周期数 目;以及 产生该前置周期讯号。 40.一种输出资料触发讯号产生方法,包括: 产生一读取讯号、一虚拟读取讯号以及一模式设 定讯号以响应一命令讯号及一晶片选择讯号; 设定一突发长度讯号、一行位址触发(CAS)潜伏讯 号以及一前置周期讯号以响应该模式设定讯号; 计算一前置周期数目;以及 根据所计算的该前置周期数目来产生一前置周期 讯号。 41.如申请专利范围第40项所述之输出资料触发讯 号产生方法,其中计算该前置周期数目的该步骤包 括将一个表示该虚拟读取讯号与该读取讯号之间 所发生的若干个周期之周期数目减去一个对应于 该突发长度之周期数目。 42.如申请专利范围第41项所述之输出资料触发讯 号产生方法,该输出资料触发讯号产生方法更包括 : 产生一输出资料触发讯号以响应该读取讯号; 将所产生的该输出资料触发讯号延迟与该行位址 触发(CAS)潜伏讯号相对应的若干个周期;以及 产生该输出资料触发讯号的一触发讯号。 43.如申请专利范围第41项所述之输出资料触发讯 号产生方法,其中产生该读取讯号、该虚拟读取讯 号以及该模式设定讯号的该步骤包括若启动该晶 片选择讯号且该命令讯号指定一读取命令则将产 生该读取讯号,而若终止该晶片选择讯号且该命令 讯号指定一读取命令则将产生该虚拟读取讯号。 44.如申请专利范围第43项所述之输出资料触发讯 号产生方法,其中根据所计算的该前置周期数目来 产生该前置讯号的该步骤包括: 产生一启用讯号,该启用讯号予以延迟与该突发长 度讯号相对应的若干个周期,并响应该虚拟读取讯 号及该读取讯号其中一个而予以启动,且响应该虚 拟读取讯号及该读取讯号的下一个而予以终止; 若启动该启用讯号则将执行一计数操作以响应一 时脉讯号; 若所计算的该前置周期数目变成该前置周期临界 値则将停止该计数操作; 储存该前置周期临界値及所计算的该前置周期数 目;以及 产生该前置周期讯号。 图式简单说明: 图1是根据本发明的记忆体系统较佳实施例的方块 图。 图2是图1的记忆体系统较佳实施例的半导体记忆 体元件较佳实施例的方块图。 图3是图2的半导体记忆体元件较佳实施例的命令 解码器较佳实施例的方块图。 图4A是图2的半导体记忆体元件较佳实施例的前置 周期计算器较佳实施例的方块图。 图4B是图2的半导体记忆体元件较佳实施例的前置 周期计算器较佳实施例的方块图。 图5是图4A及图4B所示之计数启用讯号产生器较佳 实施例的方块图。 图6是图5所示之突发长度延迟器较佳实施例的方 块图。 图7A是图4A所示之前置周期计数器较佳实施例的方 块图。 图7B是图4B所示之前置周期计数器较佳实施例的方 块图。 图8是图7A及图7B所示之正反器较佳实施例的方块 图。 图9是本发明的较佳实施例的实例操作时态图。 |
