| 主权项 |
1.一种晶片承载器,适于承载一晶片,并与该晶片电 性连接,该晶片承载器包括: 一可挠性基材,具有一矩形点胶区,其中该矩形点 胶区具有一对长边以及一对短边; 一线路层,配置于该可挠性基材上,其中该线路层 具有多个位于该矩形点胶区内之内引脚,且该些内 引脚适于与该晶片电性连接;以及 一组点胶对位标记,配置于该可挠性基材上,且分 布于该矩形点胶区两侧,其中该组点胶对位标记沿 着一参考线排列,而该参考线与该对长边平行,且 位于该对长边之间。 2.如申请专利范围第1项所述之晶片承载器,其中该 可挠性基材具有多个传动孔,位于该可挠性基材的 两侧,且该些传动孔的排列方向与该些短边平行。 3.如申请专利范围第1项所述之晶片承载器,其中该 参考线与任一长边的距离相等。 4.如申请专利范围第1项所述之晶片承载器,其中该 组点胶对位标记包括: 一第一对位标记,配置于该矩形点胶区的一侧;以 及 一第二对位标记,配置于该矩形点胶区的另一侧。 5.如申请专利范围第4项所述之晶片承载器,其中该 第一对位标记与该矩形点胶区之短边的最短距离 与该第二对位标记与该矩形点胶区之短边的最短 距离相等。 6.如申请专利范围第1项所述之晶片承载器,其中该 线路层具有多条由该矩形点胶区内延伸至该矩形 点胶区外之迹线以及多个位于该矩形点胶区外之 外引脚,该些内引脚经由该些迹线而连接至该些外 引脚。 7.如申请专利范围第6项所述之晶片承载器,其中该 可挠性基材具有一切割区域,其中该矩形点胶区、 该些内引脚、该些迹线以及该些外引脚位于该切 割区域内,而该组点胶对位标记以及该些传动孔位 于该切割区外。 8.如申请专利范围第6项所述之晶片承载器,其中该 可挠性基材具有一切割区域,其中该组点胶对位标 记、该矩形点胶区、该些内引脚、该些迹线以及 该些外引脚位于该切割区域内,而该些传动孔位于 该切割区外。 9.如申请专利范围第1项所述之晶片承载器,更包括 多个外引脚接合对位标记,配置于该可挠性基材上 。 10.如申请专利范围第1项所述之晶片承载器,更包 括一焊罩层,配置于该可挠性基材上,以覆盖住部 分该线路层。 11.如申请专利范围第10项所述之晶片承载器,其中 该组点胶对位标记不被该焊罩层所覆盖。 12.一种晶片封装体,包括: 一可挠性基材,具有一矩形点胶区,其中该矩形点 胶区具有一对长边以及一对短边; 一线路层,配置于该可挠性基材上,其中该线路层 具有多个位于该矩形点胶区内之内引脚; 一晶片,配置于该线路层上,并对应于该矩形点胶 区,且与该些内引脚电性连接;以及 一组点胶对位标记,配置于该可挠性基材上,且分 布于该矩形点胶区两侧,其中该组点胶对位标记沿 着一参考线排列,而该参考线与该对长边平行,且 位于该对长边之间。 13.如申请专利范围第12项所述之晶片封装体,其中 该参考线与任一长边的距离相等。 14.如申请专利范围第13项所述之晶片封装体,其中 该组点胶对位标记包括: 一第一对位标记,配置于该矩形点胶区的一侧;以 及 一第二对位标记,配置于矩形点胶区的另一侧。 15.如申请专利范围第14项所述之晶片封装体,其中 该第一对位标记与该矩形点胶区之短边的最短距 离与该第二对位标记与该矩形点胶区之短边的最 短距离相等。 16.如申请专利范围第12项所述之晶片封装体,其中 该线路层还包括多条由该矩形点胶区内延伸至该 矩形点胶区外之迹线以及多个位于该矩形点胶区 外之外引脚,该些内引脚经由该些迹线而连接至该 些外引脚。 17.如申请专利范围第12项所述之晶片封装体,更包 括多个外引脚接合对位标记,配置于该可挠性基材 上。 18.如申请专利范围第12项所述之晶片封装体,更包 括一焊罩层,配置于该可挠性基材上,以覆盖住部 分该线路层。 19.如申请专利范围第18项所述之晶片封装体,其中 该组点胶对位标记不被该焊罩层所覆盖。 20.如申请专利范围第12项所述之晶片封装体,更包 括一封装胶体,配置于该可挠性基材上,并且将该 晶片包覆于其内。 21.如申请专利范围第20项所述之晶片封装体,该封 装胶体具有一开口,暴露出该晶片之相对于主动表 面之一背面。 图式简单说明: 图1A至图1C是习知之经由卷带自动接合技术来制作 晶片封装体的流程示意图。 图2是本发明一实施例之晶片承载器的示意图。 图3是本发明一实施例之晶片封装体的示意图。 |
