| 发明名称 | 非易失性半导体存储器件及其制造方法 | ||
| 摘要 | 本发明提供一种非易失性半导体存储器件，它包括具有以预定距离隔开的源区和漏区的半导体衬底，以及形成在衬底上的源区和漏区之间的栅极叠层，栅极叠层的一端接触源区而栅极叠层的另一端接触漏区，其中，栅极叠层包括：隧道层；掺杂以预定第一掺杂杂质、具有比氮化物(Si<SUB>3</SUB>N<SUB>4</SUB>)膜更高的介电常数的第一俘获材料膜；具有比氮化物膜更高的介电常数的第一绝缘膜；以及栅电极，所有这些膜被顺序淀积到衬底上。本发明还提供了一种能够根据掺杂浓度来有效控制俘获密度的非易失性半导体存储器件，从而在较低的工作电压下提高数据的写入/抹去速度。 | ||
| 申请公布号 | CN100353556C | 申请公布日期 | 2007.12.05 |
| 申请号 | CN200410064028.8 | 申请日期 | 2004.04.30 |
| 申请人 | 三星电子株式会社 | 发明人 | 蔡洙杜;金桢雨;李正贤;金汶庆;黄显相 |
| 分类号 | H01L27/115(2006.01);H01L27/112(2006.01);H01L21/8247(2006.01) | 主分类号 | H01L27/115(2006.01) |
| 代理机构 | 北京市柳沈律师事务所 | 代理人 | 陶凤波;侯宇 |
| 主权项 | 1.一种非易失性半导体存储器件，包括：一半导体衬底，具有以一预定距离隔开的源区和漏区；以及一栅极叠层，形成在衬底上的源区和漏区之间，所述栅极叠层的一端接触源区而所述栅极叠层的另一端接触漏区，其中，所述栅极叠层包括：一隧道膜；一第一俘获材料膜，掺杂以具有比Si3N4更高的一介电常数的一第一预定掺杂杂质；一第一绝缘膜，其具有比Si3N4更高的一介电常数；以及一栅电极，所有这些膜被顺序淀积。 | ||
| 地址 | 韩国京畿道 | ||