| 主权项 |
1.一种用以控制在一积体电路装置内之来源电晶 体之电路,其包含: 至少一个来源电晶体,电源或接地或者电源和接地 之组合,其被组态以选择地供应电源至在一积体电 路装置内之逻辑电晶体;以及 装置,其用以反应于该积体电路装置操作模式改变 而调变该等来源电晶体之状态以在导通该逻辑电 晶体之前导通该等来源电晶体。 2.如申请专利范围第1项之电路,其中该等逻辑电晶 体包含一锁定器或一输出级。 3.如申请专利范围第1项之电路,其中该等来源电晶 体供应电源至积体电路内之一输出级、或一锁定 器、或锁定器和输出级之组合。 4.如申请专利范围第1项之电路: 其中该用以调变该等来源电晶体之状态的装置包 含: 一组电路,该电路被组态以接收一选择信号并且在 经由一第二路线延迟通讯该等选择信号至该逻辑 电晶体之前经由一第一路线延迟通讯该等选择信 号至该等来源电晶体;并且 其中该等第一路线延迟是少于该等第二路线延迟 以在致动该逻辑电晶体之前稳定来源电源。 5.如申请专利范围第4项之电路,其中该等选择信号 包含一晶片选择或区块选择信号。 6.如申请专利范围第1项之电路,其中该用以调变该 等来源电晶体之状态的装置包含一组电路,该电路 被组态以使用在非同步和同步信号之间时序差量 而在该装置之逻辑电晶体之前致动该等来源电晶 体。 7.如申请专利范围第6项之电路,其中该非同步信号 被组态以反应于一正性装置安排时间在该同步信 号之前到达。 8.如申请专利范围第6项之电路,其中该非同步信号 是一晶片选择信号或区块选择信号,并且该同步信 号是一时脉信号或一与该时脉同步之信号。 9.如申请专利范围第6项之电路,其中该非同步信号 是适用于调变第一逻辑族群来源电晶体状态,并且 该同步信号是适用于调变第二或依序的逻辑族群 之来源电晶体状态。 10.如申请专利范围第1项之电路,其中该用以调变 该等来源电晶体之状态的装置包含一组电路,该电 路用以在低功率非作用电压位准和充分支援正常 装置动作之电压位准之间控制该来源电源。 11.如申请专利范围第10项之电路,其中该电路包含 一误差放大器,该误差放大器输出位准是利用一参 考电压所控制,并且其动作状态是利用一装置选择 信号或区块选择信号所决定。 12.如申请专利范围第1项之电路,进一步包含在该 逻辑电晶体被切断之后用以保持该来源电晶体于 导通情况经一时间周期之装置。 13.如申请专利范围第12项之电路,其中该用以保持 该来源电晶体于导通情况之装置包含一组电路,该 电路被组态以在接收一作用选择信号时致动该来 源电晶体,并且用以在该选择信号返回不作用之后 延迟该来源电晶体不致动经一所需的时间周期。 14.如申请专利范围第13项之电路,其中该等选择信 号包含一晶片选择或区块选择信号。 15.一种用以控制在一积体电路装置内之来源电晶 体之电路,其包含: 至少一个来源电晶体,其被组态用以选择地供应电 源至具有逻辑电晶体之一积体电路装置; 其中该等来源电晶体被组态为一功率来源电晶体 、一接地源电晶体、或功率来源电晶体和接地源 电晶体两者之组合,以及 装置,其用以反应于该积体电路装置操作模式改变 而调变该等来源电晶体之状态以导通该等来源电 晶体并且在该逻辑电晶体被切断之后保持该来源 电晶体于导通状态经一时间周期。 16.一种用以控制在一积体电路装置之内来源电压 之电路,其包含: 一具有至少二组逻辑电晶体之锁定器电路,该等至 少二组逻辑电晶体被耦合以维持二値化状态并且 被组态以被存取供存取模式中之读取或写入; 至少一个来源连接,电源或接地任一者,一虚拟来 源电位可经由该来源连接被保持;以及 一装置,其用以驱动该等来源连接从一低功率非作 用电压位准至一正常存取电压位准; 其中该正常存取电压位准是被组态用以支援该装 置中正常装置读取和写入存取。 17.如申请专利范围第16项之电路,其中该低功率非 作用模式包含一备妥或闲置模式,其被制作而具有 或不具有资料保持力。 18.如申请专利范围第16项之电路,其中该锁定器包 含: 至少二组CMOS反相器,其中该第一反相器之输出连 接至该第二反相器之输入,并且该第二反相器之输 出连接到该第二反相器之输入,并且该等第一和第 二反相器之PMOS电晶体源极连接到所给予的第一节 点,并且该等第一和第二反相器之NMOS电晶体源极 连接到所给予的第二节点。 19.如申请专利范围第16项之电路,其中该等来源连 接被耦合至该第一或该第二节点,并且其中一另外 的节点,第一或第二,被耦合至一功率来源或一功 率来源电晶体,或连接到一接地源或一接地源电晶 体。 20.如申请专利范围第16项之电路,其中用以驱动该 来源连接之该装置被组态以反应于积体电路操作 模式而变化该第一节点之电压电位。 21.如申请专利范围第20项之电路: 其中用以驱动该来源连接之该装置连接包含一放 大器,该放大器被组态用以反应于接收一参考电压 而控制该来源连接之电压电位;并且 其中该参考电压是动态或静态地被规划。 22.如申请专利范围第16项之电路,其中一第一存取 路线被连接到该第一反相器之输出,或一第二存取 路线被连接到该第二反相器之输出,或第一和第二 存取路线分别地被连接至该第一和第二反相器之 输出。 23.如申请专利范围第16项之电路,其中该存取路线 是利用位址选择电路被控制,当操作于不是正常存 取模式之至少一个模式时该位址选择电路切断该 存取路线而无关于该位址资讯改变。 24.如申请专利范围第16项之电路,其中在一所给予 的时间周期经过之后当没有位址改变时该存取路 线被切断。 25.如申请专利范围第16项之电路,其中该等来源连 接依据该存取路线状态被控制。 26.如申请专利范围第16项之电路,进一步包含锁定 器电路,其被组态而当该存取路线被切断时用以储 存位址资讯,并且当该存取路线闸被导通时用以从 这锁定器回复位址资讯。 27.一种控制积体电路装置中低功率操作之方法,其 包含步骤有: 检测一第一选择信号; 致动来源电晶体,用以反应于收到该第一选择信号 而供应电源至该积体电路电路内之一输出级、锁 定器、或锁定器与输出级组合;并且 在致动该等来源电晶体之后致动在该积体电路之 内的逻辑电晶体; 其中一充分延迟被提供在致动该来源电晶体和致 动该逻辑电晶体之间以稳定来自该等来源电晶体 之电源。 28.如申请专利范围第27项之方法,进一步包含在不 致动该等逻辑电晶体之后不致动在该等积体电路 之内之该等来源电晶体。 29.如申请专利范围第28项之方法,其中一充分延迟 被提供在不致动该逻辑电晶体和不致动该来源电 晶体之间以防止失去电源稳定性。 30.如申请专利范围第28项之方法,进一步包含引介 一充分延迟周期在该逻辑电晶体和该来源电晶体 不致动之间以减少起因于该来源电晶体导通及切 断频繁切换之操作功率损失。 图式简单说明: 第1图是具有用以减少备妥漏损之接地和来源电晶 体之习见MTCMOS电路的分解图。 第2图是具有用以减少备妥漏损之接地和来源电晶 体之习见自反向偏压电路的分解图。 第3图是具有接地和来源电晶体用以减少备妥漏损 之CMOS锁定器电路分解图。 第4图是依据本发明一论点之使用来源电晶体的电 路分解图,其被展示而提供一种来源电晶体之提早 -引动和延后-不引动的组合。 第5图是依据本发明一论点之第3图展示的电路之 时序图。 第6图是依据本发明论点之使用来源电晶体的电路 分解图,其被展示使用一种NMOS接地源电晶体。 第7图是依据本发明论点之使用来源电晶体群集的 电路分解图,其展示被控制之二群组逻辑。 |
