| 主权项 |
1.一种具有多数排组的全局资料滙流排线配置之 半导体记忆体装置,包含: 多数输入/输出(I/O)凸点,制备用于资料输入及输出 ; 全局资料滙流排,配置在第一方向中邻接排组及I/O 凸点之间,该全局资料滙流排包含一多数全局资料 滙流排线;及 多数第一资料传输单元,用于在各排组及全局资料 滙流排间之资料传输, 其中对应该各排组之资料传输单元分类成多样群 组,各群组具有多数连续资料传输单元,而且在对 应该各资料传输单元之全局资料滙流排第一方向 中的全局资料滙流排线顺序地及交错地配置用于 各群组。 2.如申请专利范围第1项之半导体记忆体装置,其中 在对应各群组所包括该资料传输单元之全局资料 滙流排第一方向中的全局资料滙流排线顺序地配 置。 3.如申请专利范围第2项之半导体记忆体装置,其中 在该全局资料滙流排第一方向中之全局资料滙流 排线的配置顺序,对各群组对称。 4.一种具有多数排组的全局资料滙流排线配置之 半导体记忆体装置,包含: 多数排组,具有第一及第二格区,其共享其一列解 码器,而且是分别选自第一及第二行解码器; 多数输入/输出(I/O)凸点,制备用于资料输入及输出 ; 全局资料滙流排,配置在该第一方向中邻接排组及 该I/O凸点之间,该全局资料滙流排包含一多数全局 资料滙流排线; 多数第一资料传输单元,用于在该第一格区及该全 局资料滙流排间之资料传输;及 多数第二资料传输单元,用于在该第二格区及全局 资料滙流排间之资料传输, 其中对应该第一及第二资料传输单元之全局资料 滙流排第一方向中的全局资料滙流排线,顺序地及 交替地配置用于各格区。 5.如申请专利范围第4项之半导体记忆体装置,其中 对应第一与第二其中一个资料传输单元之该全局 资料滙流排第一方向中的滙流排以顺序来配置。 6.如申请专利范围第5项之半导体记忆体装置,其中 对应该第一资料传输单元之该全局资料滙流排第 一方向中的全局资料滙流排线配置次序,对称于对 应该第二资料传输单元之该全局资料滙流排第一 方向中的全局资料滙流排配置次序。 7.一种具有多数排组的全局资料滙流排线配置之 半导体记忆体装置,包含: 16个输入/输出(I/O)凸点,用于资料输入及输出,其以 0、15、1、14、2、13、3、12、4、11、5、10、6、9、7 及8之次序来配置; 全局资料滙流排,配置在列方向中邻接第一及第二 排组及该16个I/O凸点之间,该全局资料滙流排包含 一多数全局资料滙流排线;及 16个资料传输单元,用于在该各排组及该全局资料 滙流排间之资料传输,其以0、15、1、14、2、13、3 、12、4、11、5、10、6、9、7及8之次序来配置, 其中在对应该各资料传输单元之该全局资料滙流 排第一方向中的全局资料滙流排线,以0、4、15、11 、1、5、14、10、2、6、13、9、3、7、12及8之次序来 配置。 8.一种具有多数排组的全局资料滙流排线配置之 半导体记忆体装置,包含: 16个输入/输出(I/O)凸点,用于资料输入及输出,其以 0、15、1、14、2、13、3、12、4、11、5、10、6、9、7 及8之次序来配置; 全局资料滙流排,配置在列方向中邻接第一及第二 排组及该16个I/O凸点之间,该全局资料滙流排包含 一多数全局资料滙流排线;及 16个资料传输单元,用于在该各排组及该全局资料 滙流排间之资料传输,其以0、15、1、14、2、13、3 、12、4、11、5、10、6、9、7及8之次序来配置; 其中对应该资料传输单元之该全局资料滙流排第 一方向中的全局资料滙流排线,以0、4、2、6、15、 11、13、9、1、5、3、7、14、10、12及8之次序来配置 。 9.一种具有多数排组的全局资料滙流排线配置之 半导体记忆体装置,包含: 多数排组,每一排组具有奇数及偶数格区,其共享 一个列解码器,而且是分别选自第一及第二行解码 器; 16个输入/输出(I/O)凸点,用于资料输入及输出,其以 0、15、1、14、2、13、3、12、4、11、5、10、6、9、7 及8之次序来配置; 全局资料滙流排,配置在列方向中邻接第一及第二 排组及该16个I/O凸点之间,该全局资料滙流排包含 一多数全局资料滙流排线;及 16个资料传输单元,用于在该奇数格区及该全局资 料滙流排间之资料传输,其以0奇、4奇、15奇、11奇 、1奇、5奇、14奇、10奇、2奇、6奇、13奇、9奇、3 奇、7奇、12奇及8奇之次序来配置;及 16个资料传输单元,用于在该偶数格区及该全局资 料滙流排间之资料传输,其以0偶、4偶、15偶、11偶 、1偶、5偶、14偶、10偶、2偶、6偶、13偶、9偶、3 偶、7偶、12偶及8偶之次序来配置, 其中在对应该32个资料传输单元之该全局资料滙 流排之列方向中的全局资料滙流排线,以0奇、0偶 、4奇、4偶、15奇、15偶、11奇、11偶、1奇、1偶、5 奇、5偶、14奇、14偶、10奇、10偶、2奇、2偶、6奇 、6偶、13奇、13偶、9奇、9偶、3奇、3偶、7奇、7 偶、12奇、12偶、8奇及8偶之次序来配置。 图式简单说明: 第1图是习用的512M DDR2 DRAM全局滙流排配置方法之 图示; 第2图是根据本发明第一实施例之512M DDR2 DRAM全局 资料滙流排GIO配置方法之说明图示; 第3图是根据本发明第二实施例之512M DDR2 DRAM全局 资料滙流排GIO配置方法之说明图示; 第4图是根据本发明第三实施例之512M DDR2 DRAM全局 资料滙流排GIO配置方法之说明图示。 |
